集成电路器件模型与模拟复习.pptVIP

* * * * * * * * * * * * * * * * * * * * * * * SMIC 0.18描述迁移率的参数（版本：v2p8） 晶体管类型 MOBMOD U0 UA UB UC NMOS 1 3.40E-02 -1.03E-09 2.36E-18 1.20E-10 PMOS 1 8.66E-03 2.85E-10 1.00E-18 -4.77E-11 有效迁移率 当沿沟道的电场（y方向的电场）达到某一临界值时，载流子的速度将由于散射效应而趋于饱和，称为速度饱和 电子和空穴的饱和速度大致相同，即105m/s 对于电子，临界电场在1~5V/μm之间；在n型硅中需要稍高一些的电场才能达到饱和，因此PMOS晶体管的速度饱和效应不太显著 BSIM3v3使用半经验的饱和速度模型 速度饱和 SMIC 0.18描述载流子漂移速度的参数（版本：v2p8） 晶体管类型 VSAT NMOS 1.00E+05 PMOS 8.25E+04 速度饱和 增加VDS将使漏结的耗尽区增大，从而缩短了有效的沟道长度，称为沟长调制（CLM） 在沟长较短的晶体管中，漏结耗尽区占了沟道的较大部分，沟长调制效应将更加显著 沟道长度调制 当考虑有效沟道长度时，需要重新计算漏极电流ID。此外，由于漏端耗尽区的变化，漏源之间的电压降也需要重新计算，此时漏源之间的电压降就以VDSsat表示。 沟道长度调制 不考虑源漏串联电阻时，称为本征晶体管 对于长沟器件，与沟道电阻相比，可以将源漏寄生电阻忽略 对于短沟器件，在强反型情况下源漏电阻必须考虑 线性区沟道电阻最小，源漏电阻的影响最大 饱和区漏端电阻的影响最小，因为此时电流对漏端电压没有太大的依赖性 源漏串联电阻 对于均匀衬底上制造的足够长和足够宽的NMOS器件，阈值电压的经典定义为： 其中，QB’是 时的耗尽电荷 对于一个宽的短沟器件，QB’不仅与栅电极的电荷有关，而且与N+源漏区的电荷有关 短沟效应 沟长越小，被N+源漏区平衡掉的栅下耗尽电荷越多，阈值电压越小 短沟效应 在当代的器件中，沿沟道y方向的掺杂浓度是不同的 沟道中央掺杂浓度低，N+源漏区附近掺杂浓度高 沟道长度越小，平均掺杂浓度越高，阈值电压越大，称为反短沟效应 反短沟效应 阈值电压是使沟道中存在一定数量电荷时所需的栅电压 栅极电荷由薄氧化层区、楔形区和厚氧化层区的电荷平衡 沟道较宽时，楔形区和厚氧化层区的电荷可以忽略 窄沟效应 窄沟条件下，薄氧化层的相对电荷量会减少，必须增加栅电压才能恢复薄氧化层下的阈值电荷 因此，阈值电压随沟道宽度的减小而增大 窄沟效应 通常在推导Vt0时，假定了沟道耗尽区仅由栅电压引起，并且栅下所有的耗尽电荷都来自MOS场效应。这忽略了源端和反向偏置的漏结的耗尽区，而它们随着沟长的缩小变得重要 源端和漏端电场使得栅下的一部分区域被耗尽，所以一个较小的阈值电压就足以引起强反型 提高VDS可以增加漏结耗尽区的宽度，使增加阈值降低 从能带理论的角度，漏结的反偏压能够降低隔离源/漏区的势垒，导致更多的载流子从源极注入到沟道，称为漏致势垒降低（drain-induced barrier lowering，DIBL） DIBL 对于长沟晶体管（曲线A），表面势几乎为常数，表现出一个占沟道长度大部分的“峰” 对于一个较小的沟道长度，电场的二维本质导致了表面势形状的改变（曲线B）。源端附近的势垒降低，使载流子注入量增加 随漏端电压的进一步增加（曲线C），势垒进一步降低，电流进一步增加 DIBL * * * * * * * * * * * * * * * * * * * 《集成电路器件模型与模拟》复习 微电子与微处理器研究所 梁斌 助理研究员 1、半导体材料基本概念 2、半导体制造工艺流程 3、器件模拟基本概念 4、电路模拟基本概念 第一讲 概述 1、半导体材料基本概念 本征激发：价电子因热运动获得能量，争脱共价键的束缚，成为自由电子，同时在共价键上留下空位，这一现象称为本征激发。温度越高，本征激发越强，产生的自由电子和空穴越多 两种载流子导电的差异： 自由电子在晶格中自由运动 空穴运动即价电子填补空穴的运动，始终在原子的共价键间运动 1、半导体材料基本概念 1、半导体材料基本概念 N型半导体中，自由电子为多子 P型半导体中，空穴为多子 杂质半导体 温度T增加，本征激发加剧，但本征激发产生的多子远小杂质电离产生的多子 漂移电流和扩散电流 漂移电流：载流子受外电场力作用做宏观定向运动形成漂移电流 扩散电流：载流子因浓度差产生的宏观定向运动形成扩散电流 1、半导体材料基本概念 2、半导体制造工艺流程 3、器件模拟的基本概念 器件模拟：在给定的材料成分、物理结构、杂质分布以及偏压条件下，求解半导体器件的基本方程，得