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数制转换 分析 RD 、SD作用 RD ：直接复位端 SD ：直接置位端 低电平有效 在正常工作前由RD 、SD给出一个确定的状态。 5.3 触发器的电路结构和工作原理 5.3.1 主从触发器 2. 典型集成电路 若 RD =0 、SD =1 ，Q = 0，Q = 1， 若 RD =1 、SD =0 ，Q = 1，Q = 0， RD =0 、SD =0 ，Q = 0， Q = 0，不允许；约束条件 RD+ SD =1。 正常工作时， RD =1 、SD =1 1 0 1 0 0 1 0 1 直接复位、置位端的作用与CP无关，故又叫异步复位、置位端。 5.3 触发器的电路结构和工作原理 5.3.1 主从触发器 2. 典型集成电路 74HC74 双D触发器逻辑符号如图 两个相互独立的D触发器 前缀为1，表示第一个触发器； 前缀为2，表示第二个触发器； C1、C2 表示上升沿有效。 5.3 触发器的电路结构和工作原理 5.3.1 主从触发器 2. 典型集成电路 74HC/HCT74的功能表 L H H ↑ H H H L L ↑ H H Qn+1 D CP H H × × L L H L × × L H L H × × H L Q D CP 输 出 输 入 直接复位、置位 正常工作 5.3 触发器的电路结构和工作原理 5.3.2 维持阻塞触发器 1.工作原理 维持阻塞D触发器逻辑电路如图 由3个与非门构成的基本RS锁存器组成。 响应输入D和CP信号 根据 S、R确定触发器的状态 5.3 触发器的电路结构和工作原理 5.3.2 维持阻塞触发器 1.工作原理 ①. CP=0 G2、G3门被封锁， Q2=Q3 =1， 锁存器状态Q不变； Q3、Q2 的反馈信号将G4、G1门打开， Q4=D，Q1 =D 在CP=0期间，D信号进入触发器，为触发器刷新做好准备。 0 1 1 D D 5.3 触发器的电路结构和工作原理 5.3.2 维持阻塞触发器 1.工作原理 ②. CP↑ G2、G3门被打开， Q2、Q3状态由Q1、Q4 确定， Q2=D，Q3 =D D=0，R=0，S=1，Q=0； D=1，R=1，S=0，Q=1； 即：CP↑，Qn+1=D 触发器的状态按此前D的逻辑值刷新。 0 1 1 D D 1 D D D D 5.3 触发器的电路结构和工作原理 5.3.2 维持阻塞触发器 1.工作原理 ③. CP=1 Q2、Q3状态不受D影响保持不变，即Q保持不变； Q=1情况分析 Q2=0， G1、G3门封锁 置1维持线维持Q2=0 ， 即维持置1 信号 置0阻塞线使Q3=1 ， 阻塞D输入来的置0信号。 同理可分析Q=0的情况。 1 1 0 0 1 置1维持线 1 置0 阻塞线 置0维持线置1 阻塞线 0 1 1 0 1 典型集成电路74LS74逻辑功能和符号都与74HC74完全相同。 5.3 触发器的电路结构和工作原理 5.3.4 触发器的动态特性 触发器的动态特性反映其触发器对输入信号和时钟信号间的时间要求，以及输出状态对时钟信号响应的延迟时间。 以D触发器为例 建立时间tSU：D应在CP↑之前建立并保持不变， tSU表示D对CP最少时间提前量； 保持时间tH：在CP↑之后D需保留时间； 脉冲宽度tW：为了保证可靠触发，CP高电平的最小时间； 传输延迟时间tPLH和tPHL： CP↑至新状态稳定建立的传输延迟时间。 tPLH指Q从0→1的延迟时间， tPHL指Q从1→0的延迟时间。 最高触发频率fcmax：允许CP的最高频率。 5 . 锁存器和触发器 5.1 双稳态存储单元电路 5.2 锁存器 5.3 触发器的电路结构和工作原理 5.4 触发器的逻辑功能 1. 掌握SR、D锁存器的逻辑功能； 2. 掌握 SR 触发器、JK 触发器、D 触发器及 T 触发器的逻辑功能，掌握触发器逻辑功能表示方法——功能表、特性方程、状态图、波形图，掌握触发器功能转换的方法； 3. 理解锁存器、触发器的电路结构、工作原理和动态特性。 教学要求 概述 时序逻辑电路 工作特征：时序逻辑电路工作特点是任意时刻的输出状态不仅与该当前的输入信号有关，而且与此前电路的状态有关。即具有记忆功能。 结构特征：由组合逻辑电路和存储电路组成，电路中存在反馈。 锁存器和触发器是构成时序逻辑电路的基本逻辑单元。 5.1 双稳态存储单元电路 双稳态的概念：只有两种稳定的状态(0，1)，在外作用下，可以从一个稳定状态变化到另一个稳定状态。 5.1.1 双稳态的概念 1. 电路结构 最基本的双稳态电路如图所示 5.1.2 双稳态存储单元电路 反馈 Q端的状态定义