Verilog_HDL讲座第5讲典型基本逻辑路的Verilog_HDL描述.pdfVIP

技术讲座 Verilog-HDL讲座 责任编辑电子信箱：sunnie@ 第五讲 典型基本逻辑路的Verilog-HDL描述 太原理工大学 常晓明 李媛媛 本讲列举几个典型又简单的基本 (/SEL·A)+(SEL·B)。 是否满足，然后根据判定的结果 （真或 逻辑电路的Verilog-HDL描述。 endmodule 模块结束 假）来执行所给出的两种操作之一。// 需要说明，仅有本讲的知识还不能具备用 Verilog-HDL描述逻辑电路和系统的基 例2使用case语句的2-1MUX 例3使用if_else语句的2-1MUX 本功，但却可以通过它们了解Verilog-/* 2-1 SELECTOR */ HDL描述逻辑电路的过程和方法。 module SEL (A, B, SEL, F); / /模块名及参数定义，范围至 / /模块名及参数定义，范围至 5.