面向RSA密码芯片硬件体系结构地地研究.pdfVIP

中文摘要 信息安全在当前的社会生活中成为人们越来越关心问题， 而保证信息安全 的核心——加解密技术无疑是当前信息安全领域的研究热点。如何高效快速地实 现当前广泛应用的RSA加解密算法是保证信息安全的关键。本文利用余数系统 的数值表征形式，在课题组多年积累的基于传输触发架构的可配置可扩展处理器 设计方法学基础上，实现了兼具高数据吞吐率、低硬件资源开销和支持多种密钥 长度等优点的RSA加解密协处理器。 本文首先对实现RSA加解密流程的具体算法进行了讨论和优化。采用了基 于余数系统(RNS)的RSA加解密实现算法，并对RNS蒙哥马利模乘算法进行了 数据并行度的分析，进一步根据可配置可扩展处理器的硬件特性，对基于余数系 统的蒙哥马利模乘以及模幂算法进行了重新调度，最大限度的揭示其数据级并行 度。在此基础上，选用了特殊的RNS基，使得在RNS域下的模乘、模加等操作 的复杂度大大降低。并在这种特殊的基形式下，提出了余数系统数值表征形式和 传统二进制数值表征形式之间的相互转换算法，解决了困扰余数系统实现的另一 个关键问题。 其次，对基于传输触发架构的RSA密码协处理器进行架构设计和功能单元 的定制。利用传输触发架构在汇编代码层次上的细粒度数据传输可见的优势，消 除了部分读后写