005_半导体存储器及其接口_2.pptVIP

× × × × × × × × × × × 微机原理与接口技术 第五章 存储器及其与CPU的接口 本章内容 5.1 概述 5.2 半导体存储器 5.3 存储器与CPU的接口 5.4 PC机中的存储器的管理 5.5 高速缓冲存储器（Cache） 5.3.1 存储器与CPU的接口概述 CPU总线的负载能力：CPU对总线的驱动能力有限，通常为一至数个TTL负载，因此在较大的存储系统中应考虑加总线驱动电路 （地址、控制总线，单向：74LS244，数据总线，双向：74LS245） CPU与存储器速度的匹配：存储器的时序应与CPU时序匹配，慢速存储芯片与CPU相连时应提供外部电路，产生READY信号，以插入等待状态 存储器地址分配：内存通常分为RAM和ROM两大部分，RAM 又分为系统区与用户区，应根据需要合理分配地址空间 存储器组织：单片存储芯片的存储容量有限，通常由若干芯片组成具有一定容量的存储器 字节长度扩充：数据线不满8位的存储芯片用多个芯片扩充至8位 字节容量扩充：采用多个存储芯片扩充存储容量 16位、32位CPU的多存储体结构 各种信号线的配合与连接 数据线：双向三态，输入输出共用相同引脚，可直接与CPU数据线相连；输入输出分开，将输入输出连接后与数据线相连 地址线：一般可以直接连接到CPU的地址总线，但对于大容量的动态RAM，需加多路转换开关分时输入行/列地址 控制线：CPU的控制信号通常包括：CS、WR、RD、M/IO、REDAY，大多数存储芯片的控制信号为CS、WE，有的还具有及OE 5.3.1 存储器与CPU的接口概述 存储芯片有1位、4位和8位之分，采用位并联的方法可将1位或4位存储芯片扩充为8位的存储器 每个存储芯片的地址线和控制线并联在一起，以保证对各个芯片及内部存储单元的同时选中；数据线分别引出连接至数据总线的不同位上，以保证通过数据总线一次可访问到8位数据 5.3.2 存储器的扩展-字节长度扩展 8片64K×1位 = 64K×8位 每个存储芯片的容量是有限的，采用地址串连的方法可扩展存储器的容量，地址串联指每个芯片占用不同的地址空间 高位地址线通常用于选择不同的存储芯片，低位地址线用于选择芯片内部的存储单元 4片16K×8位 = 64K×8位 5.3.2 存储器的扩展-字节容量扩展 全扩展：采用位并联、地址串连相结合的方法可将1位或 4位存储芯片扩充为具有一定容量的8位存储器 8片16K×4位 = 64K×8位 5.3.2 存储器的扩展-全扩展 具有一定容量的存储器一般由多个存储芯片组成，通常利用高位地址线产生片选信号用于对芯片进行选择，利用低位地址线对芯片内部存储单元进行选择 译码电路常使用74LS138 3-8译码器与74LS139 双2-4译码器 存储芯片片选端控制方法： 全译码：系统中全部高位地址线作为译码器输入控制信号进行译码产生片选信号；每个存储单元对应唯一地址； 部分译码：系统中高位地址线的一部分参与译码，存储系统中存在“地址重叠”现象 线选法：选用高位地址线直接连接存储芯片片选端，每一根单独选中某一个存储芯片，存在存储空间不连续现象 5.3.3 存储器的片选端控制与地址译码 全译码:A19~A13提供片选信号,A12~A0用于6264内部存储单元选择 5.3.3 存储器的片选端控制与地址译码-全译码 5.3.3 存储器的片选端控制与地址译码-全译码 每一个芯片有唯一的地址范围：6264 U1的地址范围：00000H～01FFFH 6264 U2的地址范围：02000H～03FFFH 6264 U3的地址范围：04000H～05FFFH6264 U4的地址范围：06000H～07FFFH 5.3.3 存储器的片选端控制与地址译码-部分译码 部分译码:A12~A11提供片选信号,A10~A0用于6116内部存储单元选择 6116：2K×8 5.3.3 存储器的片选端控制与地址译码-部分译码 如果 * 的地址线都设为“0”，则每个芯片的基地址： 6116 U1的地址范围：00000H～007FFH 6116 U2的地址范围：00800H～00FFFH 6116 U3的地址范围：01000H～017FFH 6116 U4的地址范围：01800H～01FFFH 每个芯片有128个地址重叠区 5.3.3 存储器的片选端控制与地址译码-线选法 线选法:A14~A11提供片选信号,A10~A0用于6116内部存储单元选择 6116：2K×8 5.3.3 存储器的片选端控制与地址译码-线选法 如果 * 的地址线都设为“0”，则每个芯片的基地址： 6116 U1的地址范围：07000H～077FFH 6116 U2的地址范围：06800H～06FFFH 6116 U3的地址范围：05800