BWDSP10编译器的研制及优化技术研究.pdfVIP

摘 要 摘 要 现代DSP （Digital Signal Processor ）处理器大多使用VLIW （Very Long Instruction Word ，超长指令字）体系结构，它主要通过挖掘指令级并行性，即将 多条指令放在同一时钟周期发射来获得高性能处理能力，这个任务通常是由编译 器来完成的。随着在同一时钟周期发射数目的增加，对资源的需求也迅速增加， 传统上使用的集中式寄存器文件很快就达到了设计的瓶颈。为了解决这个问题， 越来越多的DSP 处理器采用分簇体系结构，这也给编译器的设计带来了巨大的 挑战。 本文的主要工作是基于可重定向编译基础设施IMPACT 为某研究所生产的 一款DSP 处理器BWDSP100 开发C 语言编译器，并针对DSP 体系结构的特点 和其应用领域对编译器的优化技术进行研究。主要包括研制和优化两个部分，具 体的工作和贡献如下： 1. 为BWDSP100 制定机器描述，并实现机器描述驱动的编译后端。机器描述 主要通过描述目标机器的指令格式信息、资源使用信息、延迟信息和指令信 息来将目标机器的指令集信息提供给编译器。这样编译器的后端可以很大程 度上独立于目标机器并可以很方便的移植到各种平台。本文使用MD 语言为 BWDSP100 编写了机器描述文件，减少了后端开发的工作量。 2. 针对BWDSP100 的分簇体系结构，设计分簇算法。指令分簇的主要任务是 将每一条指令分配到簇上，这个过程中要考虑到指令之间的依赖关系以尽量 减少分簇结束后由于指令各操作数位于不同簇上而添加的簇间转移指令。我 们基于DFG （Dataflow Graph ，数据流图）提出了一种启发式的指令分簇算 法，并考虑体系结构的特点进行优化，相对于传统分簇算法获得了8%的性 能提升。 3. 针对体系结构特点和典型算法，对编译器进行了优化。设计了内建函数以在 C 语言中使用一些特殊机器指令，并针对调试模式和FFT 算法进行了优化。 实验表明，使用了这些优化措施之后BWDSP100 编译器生成的汇编代码效 率（时钟周期数）相对于主流DSP 处理器TS201 的编译器获得了30%的平 均提升，在计算规模较大时性能更好。 关键字： VLIW 分簇体系结构 可重定向编译器 机器描述 I Abstract Abstract Most of the modern DSP processors are based on VLIW architecture ，it gets high-performance processing ability through mining instruction level parallelism(ILP) by the compiler, namely issue more instructions in the same cycle. As the number of instructions issued in the same cycle increased, more and more resources are needed. Thus using centralized register file has reached the bottleneck, so some DSP processors are becoming to use clustered register file, this is also a big challenge to the designing of compiler. The mainly work of this dissertation is developing C co