叠层csp封装构应力有限元分析及结构优化.pdfVIP

丹艋csP川址结构应力订限元分析及结构优化 史摘要 中文摘要 奉文详细介绍了一个典型的四层芯片CSP(芯片尺寸封装)封装产品(FTA073) 的封装工艺过程，并采用有限元的方法分析了第一层芯片粘合剂烘烤固化、第二、三、 心层芯片粘合剂烘烤固化和密封剂烘烤固化等三步主要温度过程工艺中热应力对芯 片开裂、分层和封装体翘曲等封装失效问题的影响。从多芯片封装工艺流程中每步工 艺对芯片封装可靠性影响大小的角度来讲，第二、三、四层层芯片粘合剂烘烤固化工 艺产生的热应力对芯片开裂问题、粘合剂分层问题的影响要比其它两步工艺破坏性火 得多。考虑到UnJt位置不同所造成的分向应力的影响，对B10ck模型和unit模型的 计算结果进行比较发现：忽略分布应力，有限元计算结果会引入一定的偏差，但不是 主要影响因素。 对于给定的封装工艺．封装组件厚度的变化会引起芯片及粘合剂上应力分布的 变化。采用DOE(试验设计)与FEA(有限元分析)相结合的方法研究了芯片、粘合 剂、顶层芯片钝化层和密封剂等十个封装组件的厚度变化对密封剂烘烤固化工艺产生 的封装体内应力的影响。在研究中发现在该封装体中顶层芯片比其它芯片更容易因热 应力而开裂。在现有工艺条件下该层芯片上最大热应力的主要影响因子是该芯片厚度 及其粘合剂的厚度。通过适当选取顶层芯片和其粘合剂厚度这两个主要因子，可以有 效地降低该层芯片应力最大值。粘合剂上的最大剪切应力只对本身的厚度敏感，封装 体翘曲只对密封剂的厚度敏感。优化设计的结果还表明，该封装产品可以在更低的封 装高度下实现，并具有更低的芯片热应力水平及更小的封装体翘曲。本研究有助于提 高多芯片CSP封装产品的可靠性。 关键词：应力分析；芯片尺寸封装；有限元分析；正交化试验设计；可靠性 作 者：刘彪 指导教师：王明湘 替层Csj，判妊吼构成力以阳儿分}』『发结构优化 英文摘要 Abstract tn thesi fora cal size this s，packagingprocesstypi four—chiPCSP(chiP nitee1ement s studiedindetafl．FEA(Fj analysis) package)product．F11A073．i whichcover hasbeen edjn three temperaturechange， app】i majorprocesssteps and4thdieattach i 1stdieattach 2nd，3rd ncluding(1)thecure，(2)the indie cure failures cure forpackaging and(3)postmold influencecf 1 ncl and the udlngtemperature warpage．Bycomparing process in stack