芯片设计中的可试性设计技术.pdfVIP

摘 要 一犯着集成 匕跻 }艺复余度和没计复杂度的提高，集成电路的测试变得越来越困难，可测 试巴设计已经成为解决芯片测试问题的卞要手段。基于工州土ntcl上。ctualProDcrty)核复川 的厂上系统侣oc)芯片使得测试问题变得更加突出。也对集成电路Ill测性设计方法和相关的 alth流程提出了新的要求 本文首先简要阐述了集戍电路齐种常用的测试方法、故障机理和故障模}0,’可测性设 计相关的标准等内容，然后概述 了常用的,d测性夕计技木，如扫描川测性设计，内建自测试， 边界扫描等 按 卜来结合OR1200芯片的员体电路结构.分析各种可j,1}1(性设计万法的优缺点 看屯研 究了实现OR1200芯川可洲性吸计的方案。此外还采川测试句苗生成的方法来检验可测比设 汁的有效性，结果表明经过.叮lilli性设计，采川.]]测试性设计能W4地达到ORI20)c,片测试 的要求 CMOS器川进入超深亚微米阶段，集成电路继续向高集成股、高速度、低劝耗发展，仗 得集成电路在测试和可测试性设计上绷腼临新的#FtI本文分析 了测试和可测试性设计lF,}ib; 17困境;然凡讨论f系统芯片S((OC)设计中的测试和III测试性设计浏对测试和可测试性设创 的未来发展方向进行了展望 士l对大规模SOC的测试问题，基丁1有不1ul优先级、资源、芯核约束的SOC测试优化 摸犁引入了SGC测试A-d川神经网络、{司时利川试探性随机搜索技术对神经m络进行了改 进。仿真结果表明，采用经过改进过的神经网络小仅能解决SOC的测试问1，而且能够在一 个合理的计算时间内找到最优解，在解决Snc测试调度问题方面几ii优异的性能 关键词:可测试性设司 叫控制性 可观察ri 系统芯片S(OC)测试Ail度 测试资源 Abstract AsthecomplexityofIntegratedCircuitdesignandprocessisimproving,theICstestis Becomingmoreandmoredifficulty,Designfortest(DFT)technologyhasbecomethemain methodtoresolvetheissue ofchiptest.ThecomingofSystem-on-chip(SoC)eramakesthetest problemmoresevere,andputsforwardnewrequirementfortheDFTmethodologyandICsdesign flow Inthispaper,theconventionaltestmethodisbrieflyelucidated,aswellasfaultmechanism, faultmodelandsomestandardrelatedICtest.ThensomepopularDFTmethodologyis Summarizedsuchasscanchaininsertion,Built-InSelfTest(BIST)andboundaryscanmethod. ThefollowingcontentistoresearchhowtorealizeOR1200chipsdesignfortestabilitybasedon analysissomeDFTtechnologyscharacteristicandOR1200chipscircuitstructure.Furthermore, AutomaticTestPatternGeneration(ATP(3)isusedtoverifythevalidityofDFTmethod.The resultshowsthatthismethodcanmeetthetestrequirement. CMOSdevicedimensionshavebeendowntotheverydeepsubmicrometer.Integrated ciructsarcgoingtowardhigherdensity,higherspeedandlowerpowerdissipation,makingnew challengesonICtestanddesignfortest.Thechallengesoftestanddesignfortestabilityare analyzed,Thendiscusseste