阻塞赋值和非阻塞赋值.doc

深入理解阻塞和非阻塞赋值的不同 阻塞和非阻塞赋值的语言结构是Verilog 语言中最难理解概念之一。甚至有些很有经验的Verilog 设计工程师也不能完全正确地理解：何时使用非阻塞赋值何时使用阻塞赋值才能设计出符合要求的电路。他们也不完全明白在电路结构的设计中，即可综合风格的Verilog模块的设计中，究竟为什么还要用非阻塞赋值，以及符合IEEE 标准的Verilog 仿真器究竟如何来处理非阻塞赋值的仿真。本小节的目的是尽可能地把阻塞和非阻塞赋值的含义详细地解释清楚，并明确地提出可综合的Verilog模块编程在使用赋值操作时应注意的要点，按照这些要点来编写代码就可以避免在Verilog 仿真时出现冒险和竞争的现象。我们在前面曾提到过下面两个要点： 在描述组合逻辑的always块中用阻塞赋值，则综合成组合逻辑的电路结构。 在描述时序逻辑的always块中用非阻塞赋值，则综合成时序逻辑的电路结构。 为什么一定要这样做呢？回答是，这是因为要使综合前仿真和综合后仿真一致的缘故。如果不按照上面两个要点来编写Verilog代码，也有可能综合出正确的逻辑，但前后仿真的结果就会不一致。 为了更好地理解上述要点，我们需要对Verilog 语言中的阻塞赋值和非阻塞赋值的功能和执行时间上的差别有深入的了解。为了解释问题方便下面定义两个缩写字： RHS – 方程式右手方向的表达式或变量可分别缩写为： RHS表达式或RHS变量。 LHS – 方程式左手方向的表达式或变量可分别缩写为： LHS表达式或LHS变量。 IEEE Verilog标准定义了有些语句有确定的执行时间，有些语句没有确定的执行时间。若有两条或两条以上语句准备在同一时刻执行，但由于语句的排列次序不同（而这种排列次序的不同是IEEE Verilog标准所允许的）， 却产生了不同的输出结果。这就是造成Verilog模块冒险和竞争现象的原因。为了避免产生竞争，理解阻塞和非阻塞赋值在执行时间上的差别是至关重要的。 阻塞赋值 阻塞赋值操作符用等号(即 = )表示。为什么称这种赋值为阻塞赋值呢？这是因为在赋值时先计算等号右手方向（RHS）部分的值，这时赋值语句不允许任何别的Verilog语句的干扰，直到现行的赋值完成时刻，即把RHS赋值给 LHS的时刻，它才允许别的赋值语句的执行。一般可综合的阻塞赋值操作在RHS不能设定有延迟，(即使是零延迟也不允许)。从理论上讲，它与后面的赋值语句只有概念上的先后，而无实质上的延迟。 若在RHS 加上延迟，则在延迟期间会阻止赋值语句的执行, 延迟后才执行赋值，这种赋值语句是不可综合的，在需要综合的模块设计中不可使用这种风格的代码。 阻塞赋值的执行可以认为是只有一个步骤的操作： 计算RHS并更新LHS，此时不能允许有来自任何其他Verilog语句的干扰。 所谓阻塞的概念是指在同一个always块中，其后面的赋值语句从概念上（即使不设定延迟）是在前一句赋值语句结束后再开始赋值的。 如果在一个过程块中阻塞赋值的RHS变量正好是另一个过程块中阻塞赋值的LHS变量，这两个过程块又用同一个时钟沿触发，这时阻塞赋值操作会出现问题，即如果阻塞赋值的次序安排不好，就会出现竞争。若这两个阻塞赋值操作用同一个时钟沿触发，则执行的次序是无法确定的。下面的例子可以说明这个问题： [例1]. 用阻塞赋值的反馈振荡器 module fbosc1 (y1, y2, clk, rst); output y1, y2; input clk, rst; reg y1, y2; always @(posedge clk or posedge rst) if (rst) y1 = 0; // reset else y1 = y2; always @(posedge clk or posedge rst) if (rst) y2 = 1; // preset else y2 = y1; endmodule 按照IEEE Verilog 的标准，上例中两个always块是并行执行的，与前后次序无关。如果前一个always块的复位信号先到0时刻，则y1 和y2都会取1，而如果后一个always块的复位信号先到0时刻，则y1 和y2都会取0。这清楚地说明这个Verilog模块是不稳定的会产生冒险和竞争的情况。 非阻塞赋值 非阻塞赋值操作符用小于等于号 (即 = )表示。为什么称这种赋值为非阻塞赋值？这是因为在赋值操作时刻开始时计算非阻塞赋值符的RHS表达式，赋值操作时刻结束时更新LHS。在计算非阻塞赋值的RHS表达式和更新LHS期间，其他的V