数字电子课程设计_数字频率计的设计.docVIP

目录 一、设计任务及要求 二、总体框图 三、选择器件 四、功能模块 4.1 函数发生器 4.2放大整形电路 4.3时基电路 4.4 逻辑控制电路 4.5 计数器电路 4.6锁存器电路 4.7译码显示电路 五、总体设计电路图 六、设计总结 数字频率计的设计 一、设计内容及要求: 数字频率计是用来测量正弦信号，矩形信号,三角波信号等波形工作频率的仪器，测量结果用十进制数字显示。 1、测频的频率范围为1Hz~10KHz。 2、数字显示位数：4位数字显示。 3、被测信号：方波、三角波、正弦波。 4、测量时间：t≤1.5s 二、总体框图 数字频率计是用来测量正弦信号、矩形信号等波形工作频率的仪器，其测量结果直接用十进制数字显示。 所谓频率，就是周期性信号在单位时间（1S）内变化的次数。若在一定时间间隔T内测得这个周期性信号的重复变化次数为N，则其频率可表示为 图（1）是数字频率计的组成框图，被测信号Vx通过放大整形电路变成计数器所要求的矩形脉冲信号Ⅰ，其频率与被测信号的频率相同。时基电路提供标准时间基准信号Ⅱ，其高电平持续的时间为1S，当1S的高电平信号到来时，闸门打开，被测信号通过闸门电路，计数器开始计数，直到1S高电平信号结束时，闸门关闭，计数器停止计数。若在闸门时间1S内计数器计得得脉冲个数为N，则被测信号的频率=NHz。逻辑控制电路的作用有两个：一是产生锁存脉冲信号Ⅳ，使计数器计得的数稳定的显示在数码管上；二是产生清零脉冲信号Ⅴ，将计数清零，使计数器每次测量时从零开始计数，各信号之间的时序关系如图（2）所示。 图（1） 三、选择器件 本电路设计大致用到的元器件如下 器件型号：74LS04，74LS00，74LS160，74LS273，74LS74，555，电阻，电容。 　555 定时器的功能主要由两个比较器决定。两个比较器的输出电压控制 RS 触发器和放电管的状态。在电源与地之间加上电压，当 5 脚悬空时，则电压比较器 C1 的同相输入端的电压为 2VCC /3，C2 的反相输入端的电压为VCC /3。若触发输入端 TR 的电压小于VCC /3，则比较器 C2 的输出为 0，可使 RS 触发器置 1，使输出端 OUT=1。如果阈值输入端 TH 的电压大于 2VCC/3，同时 TR 端的电压大于VCC /3，则 C1 的输出为 0，C2 的输出为 1，可将 RS 触发器置 0，使输出为 0 电平。 　　它的各个引脚功能如下： 　　1脚：外接电源负端VSS或接地，一般情况下接地。 　　8脚：外接电源VCC，双极型时基电路VCC的范围是4.5 ~ 16V，CMOS型时基电路VCC的范围为3 ~ 18V。一般用5V。 　　3脚：输出端Vo 　　2脚：低触发端 　　6脚：TH高触发端 　　4脚：是直接清零端。当端接低电平，则时基电路不工作，此时不论、TH处于何电平，时基电路输出为“0”，该端不用时应接高电平。 　　5脚：VC为控制电压端。若此端外接电压，则可改变内部两个比较器的基准电压，当该端不用时，应将该端串入一只0.01μF电容接地，以防引入干扰。 　　7脚：放电端。该端与放电管集电极相连，用做定时器时电容的放电。 在1脚接地，5脚未外接电压，两个比较器A1、A2基准电压分别为的情况下，555时基电路的功能表如表6—1示。清零端 高触发端TH 低触发端 Q 放电管T 功能 0 × × 0 导通 直接清零 1 0 1 x 保持上一状态 保持上一状态 1 1 0 x 保持上一状态 保持上一状态 1 0 1 0 1 1 0 导通截止 置1 清零 74160 160 的清除端是异步的。当清除端/MR 为低电平时，不管时钟端CP 状态如何，即可完成清除功能。160 的预置是同步的。当置入控制器/PE 为低电平时，在 CP 上升沿作用下，输出端 Q0－Q3 与数据输入端 P0－P3 一致。对于74160，当 CP 由低至高跳变或跳变前，如果计数控制端 CEP、CET为高电平，则/PE 应避免由低至高电平的跳变，而 74LS160 无此种限制。160 的计数是同步的，靠 CP 同时加在四个触发器上而实现的。当 CEP、CET 均为高电平时，在 CP 上升沿作用下 Q0－Q3 同时变化，从而消除了异步计数器中出现的计数尖峰。对于74160，只有当CP 为高电平时，CEP、CET 才允许由高至低电平的跳变，而 74LS160的 CEP、CET 跳变与 CP 无关。160 有超前进位功能。当计数溢出时，进位输出端（TC）输出一个高电平脉冲，其宽度为 Q0 的高电平部分。在不外加门电路的情况下，可级联成 N 位同步计数器。对于74LS