基于FPGA的洗衣机控制器.docVIP

电机控制综合课程设计 报告书 课 题： 基于FPGA的洗衣机控制器 院 （系）： 信息与控制工程学院 专 业： 电子信息工程 学生姓名： 褚祥 学 号： 题目类型：(理论研究 (实验研究 (工程设计 (工程技术研究 (软件开发 2014 年 6月 30 日 前言．的使用步骤：(1)电路上电，，确定允许时间。 (2)。 (3。电路调试在进行独立按键或者矩阵式按键的设计的时候，我们在按下键盘的时候其实并不只是按下去有一个抖动的过程，就连松手的过程也有抖动，然而这个抖动通常被人们所忽略module Key_module (Key_in,Key_out,Clk,Rst); input Clk,Rst,Key_in; output Key_out; reg Reset; reg H_L_f1;reg H_L_f2; reg H_L_f3; reg H_L_f4; reg [17:0] Count; wire H_L_sig; parameter Delay10ms = d200_000; always @(posedge Clk ) //异步复位同步释放 begin Reset=Rst; end always @(posedge Clk or negedge Reset ) begin if(!Reset) begin H_L_f1=1; H_L_f2=1; end else begin H_L_f1=Key_in; H_L_f2=H_L_f1; end end assign H_L_sig = H_L_f2 (~H_L_f1); //延时的启动标志位 always @(posedge Clk or negedge Reset ) begin if(!Reset)begin Count=0;end else if(Count == Delay10ms)begin Count=0; end else if(H_L_sig) begin Count=0; end else begin Count=Count+1; end end always @(posedge Clk or negedge Reset) begin if(!Reset) begin H_L_f3=1; end else if(Count == Delay10ms) begin H_L_f3=Key_in; end end always @(posedge Clk or negedge Reset ) begin if(!Reset) begin H_L_f4=1; end else begin H_L_f4=H_L_f3; end end assign Key_out = H_L_f4 (~H_L_f3); endmodule 3.2.2时钟分频模块的设计 由于使用的FPGA的输入时钟是20M hz，定时模块的自减频率是1hz，因此需要进行分频得到1hz的时钟频率输入给定时模块。 时钟分频模块图如图3： 时钟分频模块功能仿真图如图4： 图3 图4 其Verilog HDL 语言描述如下：module fenpinqi(CP,Q); input CP; output Q; reg[31:0]CT; reg Q; always@(negedge CP) begin CT=32d0; if(CT=32 begin CT=32d0; Q=~Q; end else CT=CT+1d1; end endmodule 3.2.3定时器设定和自减模块的设计 定时器设定和自减模块可以设定定时器的工作时间，通过输入的1hz的信号使定时器的值每秒自减1，直至为0。其定时器的值输出给数码管译码模块和时序控制模块。 定时器设定和自减模块图如图 5；定时器设定和自减模块功能仿真图如图6： 图5 图6 其Verilog HDL 语言描述如下： module KeySet(Clk,Clk_1hz,Rst,Start,UpKey,DownKey,SetTimer); input Clk,Clk_1hz,Rst,Start,UpKey,DownKey; output [6:0] SetTimer; reg