AD9851模块使用说明.docVIP

1、DDS模块实物图（正面） DDS模块实物图（反面） 2、该模块系统时钟频率为30MHZ，内部6倍频后时钟可达180MHZ。支持串行和并行送控制字方式。最大不失真输出频率可以达70MHZ（该模块测试的实际值） 3、各管脚定义（只针对此模块） CLK：系统时钟频率输出（30MHZ） RESET：控制DDS内部DAC的输出电流（当需要控制输出信号的幅度时，可以控制该脚的电压值从而控制DDS信号输出的幅度） Q0A：内部高速比较器的正相输出端（对应AD9851的14管脚） Q0B：内部高速比较器的反相输出端（对应AD9851的13管脚） VIP：内部高速比较器的同相输入端（对应AD9851的16管脚） VIN：内部高速比较器的反相输入端（对应AD9851的15管脚） F0：频率输出端（已经经过了典型低通滤波器后的波形） GND：输入电源地 VDD：输入电源正极（+5V） RST：AD9851复位端（高电平，对芯片进行操作前需将该脚置为高电平，复位完成后将其置为低电平RST_AD9851） FQUP：数据更新位（串行/并行数据输入时的输入位FQ_QD_AD9851） WCLK：时钟输入端（串行/并行数据输入时的输入位CLK_AD9851） D0：数据输入端（并行输入数据时的低位） D1：数据输入端 D2：数据输入端 D3：数据输入端 D4：数据输入端 D5：数据输入端 D6：数据输入端 D7：数据输入端（并行输入数据时的高位。当进行串行送数据时，该位是串行的数据输入位DataIn_AD9851） 4、与单片机的硬件连接图（串行送控制字方式） 串行读写程序：该程序实现的是固定频点的输出1KHZ #includeregx51.h #include intrins.h sbit FQ_QD_AD9851 = P1^0; sbit CLK_AD9851 = P1^1; sbit DataIn_AD9851 = P1^2; sbit RST_AD9851 = P1^3; unsigned long int freq = 0; //unsigned char Control_AD9851 = 0x09; // Phase0 ,power down mode and 6 REFCLK Multiplier enable //unsigned char Control_AD9851 = 0x00; // Phase0 ,power on mode and 6 REFCLK Multiplier disable unsigned char Control_AD9851 = 0x01; // Phase0 ,power on mode and 6 REFCLK Multiplier enable void SentFreq() { unsigned char i; unsigned int temp; FQ_QD_AD9851=0; for(i=0;i32;i++) //串口数据 输入频率控制字 { CLK_AD9851 = 0; temp=( ( freq i ) 1 ); DataIn_AD9851 = temp; CLK_AD9851 = 1; } for(i=0;i8;i++) //phase-b4 ph-b3 ph-b2 ph-b1 ph-b0 Power-down Logic0* 6*REFCLK Multiplier_En { CLK_AD9851 = 0; temp=( ( Control_AD9851 i ) 1 ); DataIn_AD9851 = temp; CLK_AD9851 = 1; } CLK_AD9851 = 0; FQ_QD_AD9851 = 1; FQ_QD_AD9851 = 0; } void Set_Freq(unsigned long int Freqency) { freq= (unsigned long int)(23.861*Freqency); // SYSCLK = 180 MHz 2^32/180000000=23.861 SentFreq(); } void main() {RST_AD9851=1;//复位AD9851 RST_AD9851=1; RST_AD9851=0; while(1) { Set_Freq(1000);//输出1KHZ