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数字逻辑设计实验 2011 春季学期 计算机硬件实验中心 实验六 用VHDL语言设计时序电路 Xilinx ISE9.1i环境下实现FPGA 设计与实践的一般过程 ①新建项目，添加VHDL代码 ②逻辑综合 ③建立波形文件，进行波形设计 ④波形模拟仿真 ⑤创建ucf文件，进行管脚定义 ⑥生成bit文件，下载到芯片中进行调试 实验内容 必做 1、设计实现4位寄存器 2 、设计实现4节拍发生器  选做 3 、设计实现带有置位和复位功能的JK触发器 4 、设计实现模10计数器 1、设计实现4位寄存器  设计要求(参照实验指导书)  采用总线结构，用VHDL 语言设计实现4位寄存器，按 照一定的控制信号进行数据的写入和读出  信号定义 信号名 方向 信号功能说明 CS in 时钟信号，同时作为片选信号，高电平有效 WR in 写信号，高电平有效 RD in 读信号， 高电平有效