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流水线的性能 高等计算机高等计算机系系统结构统结构 通过更加复杂的流水线和动态调度开发隐形(implicit 指令级并 行性 现代指令级并行技术 乱序执行执行,同时保证: = 真数据相关(RAW) = 精确中断 (第四讲) 通过寄存器换名,消除WAR和WAW 冒险 重排序缓冲器(Reorder buffer)保存尚未提交(committing) 程旭 但已完成的结果,以支持精确中断 频繁出现的转移指令会产生控制冒险,从而限制性能的改进 2010 4 月19 日 北京大学微处理器研究开发中心 计算机系统结构研究所 北京大学微处理器研究开发中心 计算机系统结构研究所 指令 水线的总体结构 控制 导致的性能损失 In-order Out-of-order In-order Next fetch PC Fetch Decode Reorder Buffer Commit started Fetch I-cache Kill Kill 在许多现代处理器中,在下一PC计算 和最终确定转移结果之间有 10 个以上

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