孙尊路《计算机组成原理B》实验报告.docVIP

计算机组成原理B 实 验 报 告 院 系 电子与信息工程学院 专 业 计算机科学与技术（专转本） 学生姓名 孙尊路 学生学号 11200135118 指导教师 黄研秋 日期：2014年6月1日  实验日期： 2014年4月28日 成绩评定：____________ 实验名称： 实验一 运算部件实验—加减法器设计 实验内容： 四位加减法器设计。一位全加器（FA）的实现，利用一位加法器设计出一位加减法单元（CAS）设计，完成四位加减法器的设计。对设计进行编译、仿真，并对仿真结果进行分析，查看分析结果是正数、负数、正溢出、负溢出。 实验目的： 1.熟悉用Quartus II进行逻辑电路设计的方法。 2.通过4位加减法器的设计，掌握加减法器的基本原理。 VHDL程序或图形设计电路图： 一位全加器（FA）图形设计电路图 原理图：如图1-1 一位全加器（FA）原理图所示。 图1-1 一位全加器（FA）原理图 设计图：如图1-2 一位全加器（FA）设计图所示。 图1-2 一位全加器（FA）设计图 一位加减法单元（CAS）图形设计电路图 原理图：如图1-3 一位加减法单元（CAS）原理图所示。 图1-3 一位加减法单元（CAS）原理图 设计图：如图1-4 一位加减法单元（CA