chapter 8高速CMOS逻辑电路设计 - 副本.ppt

第8章 高速CMOS逻辑电路设计 本章概要 ?? 门延时的估计 ?? 驱动大电容负载 ?? 逻辑努力 ?? 高速CMOS设计技巧 8.1 门延时的估计 任意逻辑门的延时 8.1 门延时的估计 单位晶体管 8.1 门延时的估计 反相器 8.1 门延时的估计 NAND2:推导 8.1 门延时的估计 复合逻辑门之实例 8.2 驱动大电容负载 反相器基本参数 8.2 驱动大电容负载 反相器驱动反相器 单位负载 驱动1个反相器，且被驱动反相器与驱动反相器的宽长比相同，则有 8.2 驱动大电容负载 反相器链延时问题 要驱动具有大输入电容的后级门，必须增大本级驱动门的面积，而本级驱动门面积的增大又会增加前级门的负载电容，导致恶性循环。必须采用特别的电路设计来解决这个问题。 8.2 驱动大电容负载 优化目标 在负载电容CL给定的条件下，如何找出N、S的最优值，使信号从输入到达负载所需要的时间τd最短？ Step1：求出τd与N、S的函数关系 Step2：求N、S为何值时τd最小？ 8.2 驱动大电容负载 延时的计算 8.2 驱动大电容负载 最优值的推导 8.2 驱动大电容负载 优化方法 不计FET电容时反相器链的优化步骤 计算最佳链长的理论值 以最接近N’的整数N作为最佳链长的实取值 计算每级的放大因子 计算反相器链的最短延时 8.2 驱动大电容负载 计算实例 8.3 逻辑努力 Logical Effort 逻辑努力是一种理论方法，用于描述各种逻辑门的特性以及它们如何在逻辑链中相互作用，比较不同电路的延时性能，以找到最优值，常用于分析复杂系统。 一个门的逻辑努力 一个门的电气努力 8.3 逻辑努力 参照门延时的计算 8.3 逻辑努力 通用计算公式 8.3 逻辑努力 优化目标 8.3 逻辑努力 实例(1) 8.3 逻辑努力 实例(2) 8.3 逻辑努力 实例(3) 8.3 逻辑努力 延迟优化步骤 利用逻辑努力来优化设计使延迟最小的步骤 1. 计算总的逻辑努力、电气努力、路径努力； 2. 求出最优的每级路径努力及对应的路径延时； 3. 根据上述数据逐级确定每级的尺寸。 8.3 逻辑努力 级数优化:目的 为了使总的路径延时达到最小，需使驱动强度分解到 各级之间。要达到此目的，常需将反相器插入到逻辑 链中，来调整各级延时，达到所需的最佳值。 总的路径延时是级数N和面积比S的函数，若实际逻辑 链的级数小于级数最佳值的要求时，可通过插入反相 器来使之达到最佳值。这就是级数优化的目的。 8.3 逻辑努力 级数优化:特点 级数优化不会改变总的逻辑努力 反相器的逻辑努力gNOT=1,因此反相器的插入不会改变总的逻辑努力值 级数优化会增加寄生延时会抵消 部分优化的效果 8.3 逻辑努力 级数优化:实例 8.3 逻辑努力 逻辑面积:定义 一个门的逻辑面积定义为构成这个门的各个FET的栅面积之和 若所有FET的沟道长度均相同且为L，第i个门的各个FET的沟道宽度之和为Wi，则该门的逻辑面积为 若电路具有M个门，则该电路的逻辑面积为 8.3 逻辑努力 逻辑面积:实例 若一个NOT门的L=1个长度单位，则 一倍NOT门的逻辑面积 扩大S倍的NOT门的逻辑面积 扩大S倍的NAND2门的逻辑面积 扩大S倍的NOR2门的逻辑面积 8.3 逻辑努力 分支情况:定义 当一个逻辑门驱动2个或更多的门时，数据逻辑出现分支，必须考虑不在主要路径上但又对主要路径产生负载电容效应的那些门。 8.4 高速CMOS设计技巧 对大扇出的驱动 来源 ?? 片上总线 ?? 时钟网络 ?? 控制线（如复位reset、置位set） ?? 存储器的读、写线 对策 ?? 合理确定晶体管的尺寸 ?? 把驱动器划分为逐渐增大的缓冲器链 ?? 使多级驱动器的延时平均分配到所有各级中 ?? 对目前的半导体工艺，使延时最小的每级扇出数大约