数字频率计5要点.pptVIP

数字显示频率计的PLD设计 一、设计要求 用PLD器件EPM7128SLC84-15及4只7段动态显示数码管（一只用于量程显示）设计一只数字频率计，要求： 测频范围10．0Hz～9．99KHz； 测量误差小于等于1%； 响应时间不大于15秒； 具超量程显示。 该图表示： 当S2S1=01时，频率单位为Hz，T3=1时刻DCBA=1010，小数点DOT位置为最低位，和T2高电平时间（显示低位）一致； 当S2S1=10（或者11）时，频率单位为kHz，T3=”1”时刻DCBA=1011，小数点DOT位置为最高位，和T0高电平时间（显示高位）一致。 可见，在FLOW和LOCK信号的共同作用下不断调整S2S1的值直到S2S1=”10”，反之在HZERO和LOCK信号的共同作用下不断调整S2S1的值直到S2S1=”00”。 u0:myjkFF port map(C1=CP,J1=1,K1=1,Rn=CRn,Q=T1); u1:myjkFF port map(C1=CP,J1=T1,K1=T1,Rn=CRn,Q=Q1_TMP); T2=Q1_TMP and T1; u2:myjkFF port map(C1=CP,J1=T2,K1=T2,Rn=CRn,Q=Q2_TMP); Q0=T1; Q1=Q1_TMP; Q2=Q2_TMP; C=Q2_TMP and T2; *CNT8结构体描述** *CNT8行为描述** 端口IO定义 库引用 逻辑功能 VHDL设计示例 例：以JKFF为核心器件设计一个BCD编码的100进制计数器，并要求用七段数码管显示计数值。 10*10 计数器 CLK 10进制计数 CLK JK FF JK FF JK FF JK FF 10进制计数 JK FF JK FF JK FF JK FF BCD译码 BCD译码 *模块分割** *设计过程** (1)用VHDL语言设计JKFF(jkff.vhd)，功能仿真 (2)用VHDL语言设计BCD译码器(bcd.vhd)，功能仿真 (3)调用jkff.vhd设计10进制计数器(cnt10.vhd)，功能仿真 (4)调用cn10.vhd和bcd.vhd设计100计数器 cnt100.vhd 设计过程 大型系统模块分割 编写各模块的HDL描述源文件并仿真测试 编译和语法检查 分析仿真结果（波形分析） 编写顶层VHDL描述源文件, 连接各模块 编写源文件 建立顶层波形分析文件并仿真测试 二、提示 1、可利用实验器上的1Hz、8Hz、64Hz、1024Hz等脉冲信号源； 2、可将频率计分成三个频段进行设计 a、10．0HZ～99．9HZ； b、100HZ～999HZ； c、1．00KHZ～9．99KHZ； 3．输入被测信号为5V幅度的方波信号 表示绝对误差 三、开发装置： 开发系统：ALTERA公司QUARTUSII CPLD器件：MAX7000S系列 测频法 二、总体框图 被测信号为方波时，整形电路可略 低频段采用闸门展宽的方法，故采用10s和1s两种闸门信号 高频段计数结果大于1K，采用四位计数器，最低位结果舍去 根据题意，三个频段的控制要求如下： 1S KHz 高位H 1KHz≤f﹤10KHz 1 X 1S Hz 低位L 100Hz≤f﹤1000Hz 0 1 10S Hz 中间位M 10Hz≤f﹤100Hz 0 0 闸门 显示单位 小数点位置 测量频率范围 二位控制码 计数器位数 四位 三位 三位 锁存信号和清“0”脉冲产生 闸门信号在高电平期间计数器计数，而译码器译码后显示的数据是前一次计数锁存的值。因此，锁存脉冲应在闸门信号结束后把计数器的信息锁存住，然后将锁存的数据送译码显示，同时将计数器的内容清“0”，等待下一次的闸门信号到来。因此，这部分的时序应如图所示： 计数时间 闸门信号 锁存信号（高电平锁存） 清零脉冲（高电平清零） 自动量程转换电路 基本思路： ⑴ 当超量程时，意味着在闸门信号的高电平期间，最高位计数器的最高位溢出 (a)若量程不在高频段，则在锁存信号到达时，量程上调一档； (b)若已经在高频段，则在锁存信号到达时，显示超量程。 (2)当高位计数器为0时，意味着计数器量程过大 (a)若量程不在低频段，则在锁存信号到达时，量程下调一档； (b)若已经在低频段，则在锁存信号到达时，显示结果。 （3）可将初始量