实验三 DDS系统.docVIP

CENTRAL SOUTH UNIVERSITY 数字信号处理实验报告 题 目 DDS 系统 学生姓名 学 院 物理与电子学院 专业班级 电子信息科学与技术 班 实验三 DDS 一、实验仪器： PC机一台，JQ-NIOS-2C35实验箱一台及辅助软件（DSP Builder、Matlab/Simulink、Quartus II、Modelsim） 二、实验目的： 1、初步了解JQ-NIOS-2C35实验箱的基本结构。 2、学习和熟悉基于DSP Builder开发数字信号处理实验的流程。 3、理解DDS设计的原理和方法。三、实验原理： 对于正弦信号发生器，它的输出可以用下式来描述： （1-1） 其中是指该信号发生器的输出波形，指输出信号对应的频率。上式的表述对于t是连续的，为了用数字逻辑实现该表达式，必须进行离散化处理。用基准时钟clk进行抽样，令正弦信号的相位： （1-2） 在一个clk周期内，相位的变化量为： （1-3） 其中 指clk的频率，对于，可以理解成“满”相位。为了对进行数字量化，把切割成份，由此，每个clk周期的相位增量可用量化值来表示为: （1-4） 且为整数。与（1-3）式联立，可得： （1-5） 显然，信号发生器的输出可描述为： (1-6) 其中，指前一个周期的相位值clk，同样可以得出： (1-7) 由上面的推导可以看出，只要对相位的量化值进行简单的累加运算，就可以得到正弦信号的当前相位值，而用于累加的相位增量量化值决定了信号的输出频率，并呈现简单的线性关系。直接数字合成器DDS就是根据上述原理而设计的数字控制频率合成器。 图4-1所示是一个基本的DDS结构，主要由相位累加器、相位调制器、正弦ROM查找表和D/A构成。途中的相位累加器、相位调制器、正弦ROM查找表是DDS结构中的数字部分，由于具有数控频率合成的功能，又合成为NCO（Numerically Controlled Oscillators）。 图4-1 基本DDS结构 相位累加器是整个DDS的核心，在这里完成上文原理推导中的相位累计功能。相位累加器的输入是相位增量，又由于与输出频率是简单的线性关系：，故相位累加器的输入又可称为频率字输入，事实上，当系统基准时钟是时，就等于频率输入在图4-1中经过了一组同步寄存器，使得当频率字改变时不会干扰相位累加器的正常工作。 相位调制器接受相位累加器的相位输出，在这里加上一个相位偏移值，主要用于信号的相位调制，如PSK（相移键控）等。在不使用时可以去掉该部分，或者加一个固定的相位字输入。相位字输入也需要用同步寄存器保持同步。需要注意的是，相位字输入的数据宽度M与频率字输入N往往是不相等的，MN。 四、实验步骤： （1）打开MATLAB。 （2）新建model文件(如图3-1，添加的模型和设置参数如表3-1。 表 3-1 DDS模型及参数设置 位置 名称 参数设置 重置名称 Altera DSP Builder Blockset ( Rate Change PLL 不勾选Use Base Clock， Period Multiplier：3， Period Divider：10。 Altera DSP Builder Blockset ( IOBus Input [number of bits].[]：1； 勾选Specify Clock； Clock：PLL_clk0； PhaseWords Altera DSP Builder Blockset ( IOBus Input [number of bits].[]：1； 勾选Specify Clock； Clock：PLL_clk0； FreqWords Altera DSP Builder Blockset ( IOBus Output [number of bits].[]：10； Altera DSP Builder Blockset ( Arithmetic Parallel Adder Subtractor Number of Inputs：2； Freq Adder 24bit Altera DSP Builder Blockset ( Arithmetic Parallel Adder Subtractor Number of Inputs：2； Phase Adder 10bit Altera DSP Bui