EDA技术》实验报告8位二进制加法器设计.docVIP

《EDA技术》实验报告 实验名称： 8位二进制全加器设计 姓名： 班级： 学号： 实验日期：2010-3-29 指导教师： 一、实验设计要求 以一位二进制全加器为基本元件，用例化语句写出8位并行二进制全加器的顶层文件，并讨论此加法器的电路特性。 二、设计原理 电路结构图或原理图 电路功能描述 定义了8位二进制全加器顶层设计元件端口信号，输入端口：AIN, BIN,是个二进制数，STD_LOGIC_VECTOR。 CIN是输入的进位IN STD_LOGIC；输出端口：SUM为和，IN STD_LOGIC COUT为输出的进位。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY F_ADDER IS PORT (AIN, BIN, CIN : IN STD_LOGIC; COUT, SUM : OUT STD_LOGIC ); END ENTITY F_ADDER; ARCHITECTURE FD1 OF F_ADDER IS COMPONENT H_ADDER IS PORT (A, B : IN STD_LOGIC; CO, SO : OUT STD_LOGIC ); END COMPONENT; SIGNAL D, E, F : STD_LOGIC; BEGIN U1 : H_A