EDA技术模拟试卷三.docVIP

《EDA技术》模拟试卷三 一、选择题（16分）： 1、在VHDL的端口声明语句中，用（ ）声明端口为输出方向。 A．IN B．OUT C．INOUT D．BUFFER 2、在VHDL的IEEE标准库中，预定义的标准逻辑位数据STD_LOGIC有（ ）种逻辑值。 A．2 B．3 C．8 D．9 3、嵌套使用IF语句，其综合结果可实现________。 带优先级且条件相与的逻辑电路； 条件相或的逻辑电路； 三态控制电路； 双向控制电路。 4、大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是____。 FPGA是基于乘积项结构的可编程逻辑器件； FPGA是全称为复杂可编程逻辑器件； 基于SRAM的FPGA器件，在每次上电后必须进行一次配置； 在Altera公司生产的器件中，MAX7000S系列属FPGA结构。 5、进程中的变量赋值语句，其变量更新是_________。 A．按顺序完成 B．立即完成 C．在进程的最后完成 D．都不对 6、在VHDL中，PROCESS结构是由（ ）语句组成的。 A．并行 B．顺序和并行 C．顺序 D．任何 7、MAX+PLUSII工具软件实现原理图设计输入，应采用（ ）方式。 A．图形编辑 B．文本编辑 C．符号编辑 D．波形编辑 8、MAX+PLUSII的设计文件不能直接保存在（ ）。 A．硬盘 B．根目录 C．文件夹 D．工程目录 二、填空题（16分）： ASSERT语句误级别有__________、___________、________等。 VHDL中有三种基本的数据对象，分别是_________、_________、________。 在VHDL语句中,“-- ”符号表示_____________________________。 VHDL结构体的描述方式可分为_________、_______、_______等三种描述。 在VHDL中，把“DATA”定义为信号，数据类型为整数型的语句是___________________________________________________________。 在VHDL中，语句CLK’EVENT AND CLK=‘1’表示_________________。 MAX+PLUSII的设计输入通常有__________、___________、______________等三种方法。 8、VHDL程序文件的扩展名是________________。 三、VHDL程序填空：（10分） -- 8位分频器程序设计 LIBRARY IEEE; USE____________________.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY PULSE IS PORT ( CLK : IN STD_LOGIC; D : IN _________________ (7 DOWNTO 0); FOUT : OUT STD_LOGIC ); END PULSE; ARCHITECTURE one OF ____________ IS SIGNAL FULL : STD_LOGIC; BEGIN P_REG: PROCESS(CLK) __________ CNT8 : STD_LOGIC_VECTOR(________ DOWNTO 0); BEGIN IF ___________________________ THEN IF CNT8 =THEN CNT8 ____________; --当CNT8计数计满时，输入数据D 被同步预置给计数器CNT8 FULL = 1; --同时使溢出标志信号FULL输出为高电平 ELSE CNT8 ___________________; --否则继续作加1计数 FULL = 0; --且输出溢出标志信号FULL为低电平 END IF; END IF; END PR