数字电路逻辑设计第五章精要.pptVIP

集成主从J-K触发器 K J CP A Q Q ≥1 ≥1 RD SD ● ● ● B D C Q主 F G H E Q主 T1 T2 Q′ Q′ 　　１．电路结构 三、主从J-K触发器集成单元 直接置0端 直接置1端 Qn Qn 1 1 1 1 0 1 0 1 1 1 1 0 1 0 1 1 Qn Qn 0 0 1 1 0 1 × × × 0 1 1 0 × × × 1 0 Q Q K J CP SD RD 主从J-K触发器功能表 　　２．逻辑符号及功能说明 Q K J Q SD RD CP J-K触发器逻辑符号 　　CP端的小圆圈表示CP下降沿时触发器状态翻转。直接置0端和直接置1端的小圆圈表示低电平或负脉冲有效。 主从触发器小结 　　１．主从触发器由主触发器和从触发器两部分级联而成，分别受两个互补的时钟信号控制。 　　２．主触发器和从触发器在时钟信号的驱动下，交替工作；状态的转移发生在时钟信号的下降沿。 　　３．主从触发器和相同类型的钟控触发器具有相同的状态方程，但触发方式和时机不同。 　　４．主从J-K触发器的主触发器具有一次翻转特性，因此该触发器的抗干扰能力较弱。 * 5.5 边沿触发器 边沿触发器不仅可以克服电位触发方式的多次翻转现象，而且仅在CP上升沿或下降沿，才对输入信号响应，这样大大提高了抗干扰能力，工作更为可靠。  一、 维持—阻塞式D触发器 维持—阻塞式D触发器 预 置 端 清 零 端 1 0 1 0 0 1 1 1 1 1 1 1 1 0 基本RS触发器 CP＝0 * 5.5 边沿触发器 CP＝0 维持—阻塞式D触发器 SD=RD =1 0 1 1 1 1 Qn+1=Qn D D CP = 0 期间D信号存于Q6 1 1 * CP由0变1 维持—阻塞式D触发器 D D D D D D SD=RD =1 1 1 * 5.5 边沿触发器 CP＝1 维持—阻塞式D触发器 SD=RD =1 D D 1 若Q3=0， Q4=1 0 1 1 0 置0维持线 1 0 1 置1阻塞线 1 1 * 5.5 边沿触发器 CP＝1 维持—阻塞式D触发器 D D 1 若Q3=1， Q4=0 1 0 0 置1维持线 1 1 SD=RD =1 1 置0阻塞线 1 1 * 分析结果： SD和RD为直接异步置1和置0端。 当RD=0，SD=1，保证触发器可靠置0。 当RD=1，SD=0，保证触发器可靠置1。 当RD=1，SD=1时： CP=0时，触发器状态保持不变。 CP上升沿时，触发器 的状态发生转移，其次态取决于CP脉冲上升沿到达前瞬间D端的信号： CP=1时，触发器状态保持不变。 维持—阻塞式D触发器具有边沿触发的功能，并有效地防止了空翻。 * D触发器特征方程 Qn+1=[D]·CP↑ D触发器功能表 0 1 1 ↑ 1 1 1 0 0 ↑ 1 1 0 1 0 1 1 0 1 0 Q D CP 触发方式 维持阻塞D触发器在CP脉冲的上升沿产生状态变化，属上升沿 触发方式。其次态取决于CP脉冲上升沿到达前瞬间D端的信号. * 5.5 边沿触发器 二、 脉冲工作特性 由图可知，维持—阻塞式D触发器的工作分两个阶段： CP=0期间为准备阶段，CP由0变至1时为触发器的状态变化阶段。为了使触发器可靠工作，必须要求： ① CP=0期间，在建立时间tset内要求D信号保持不变，且CP=0的持续时间tCPL≥2tpd。 ② 在CP由0变至1及CP脉冲前沿到达后，保持时间th， th=tpd。  ③ 从CP由0变至1开始，要求CP=1的持续时间 tCPH≥3tpd。 ④ 为使维持—阻塞式D触发器可靠工作，CP的最高工作频率为 * 5.5 边沿触发器 维持—阻塞式D触发器波形图 CLK下降沿时刻有效 工作原理 （1）CLK＝1时，有： 则触发器状态保持不变，此时G7、G8的输出为： 此将作为触发器状态转移的准备条件。 三、边沿触发器 （2）CLK由1跳变到0时， CLK首先封锁了G3、G6门，使其输出为0，这样由余下的门就构成类似两个与非门组成的钟控JK触发器。 此时触发器将具有JK触发器的功能。 电路正常工作的条件： 与非门G7G8的平均延迟时间比基本触发器延迟时间长。 则 此后G7G8门被CLK＝0封锁，输出为1，触发器状态维持不变，触发器在完成一次状态转移后，不再发生多次翻转现象。 逻辑符号 集成边沿JK触发器 ①74LS112为CLK下降沿触发。