数字钟综合设计实验精要.pptVIP

数字钟综合设计实验 长江大学电工电子实验示范中心 实验目的 1、学习数字电路系统的设计方法、装调技术及数字钟功能扩展电路的设计。 2、从实际电路角度出发，建立系统的概念，培养学生设计思想，动手能力，培养综合运用数字电路的能力。 预习要求 1、预习石英晶体振荡器、分频器、计数器、译码器的工作原理 和典型应用电路。 2、根据指导书所示原理框图 ，设计数字钟电路图 。 实验任务 1、基本功能：以数字形式显示时、分、秒的时间，小时的计时要求为“24翻1”，分和秒的计时要求为60进位，校时功能，正点报时； 2、扩展功能：闹时功能； 实验电路的原理与设计 1、数字钟电路的组成 上图中，秒脉冲发生器是数字钟的核心，它产生的秒信号输入秒计数器进行计数，当达到59时产生进位信号给分计数器，秒计数器复位的同时分计数器开始计时。当分计数器达到59时产生进位信号给时计数器，分计数器复位的同时时计数器开始计数。 数字钟主体电路的设计 1、秒脉冲产生电路 方案一：555电路产生 方案二：CD4060产生 在本实验中选用14级二进制串行计数/分频器CD4060得到精确频率。欲得到1秒信号，还需要加入分频电路。 CD4060典型接法 2、计数器电路 在实验中，选用可二/五分频十进制计数器,应用74LS90的典型电路。 异步2-5-10进制加法计数器 二进制计数器：时钟端CP1，输出端为Q0；五进制计数器：时钟为CP2，输出端为Q3、Q2、Q1 ，有效状态为位：000，001，010，011，100 R0(1)、R0(2) - 异步清0端 S9(1)、S9(2) - 异步置9端如果将Q0与CP2相连，CP1作时钟输入端， Q3～Q0作输出端，则为8421BCD码十进制计数器。如果将Q3与CP0相连，CP2作时钟输入端，从高位到低位的输出为Q0 Q3 Q2 Q1 时，则构成5421BCD码十进制计数器 74LS161四位二进制同步计数器（异步清除） 74LS161为带预置功能的二进制同步计数器，其功能表见表，外引线排列图见图,15脚为进位输出端。从功能表中可看到，当Cr=0时，CP端无论有无脉冲，计数器立即清零，因此是异步清除。当LD=0时，计数器随着CP脉冲的到来被置数，属同步置数。 3、译码显示电路 通过计数器所得的秒脉冲的个数为二进制代码，只有经过译码器后才能通过LED数码管来进行直观观察。常用的译码芯片有BCD 码—七段码译码器（CD4511），BCD-7段译码器/内部上拉输出驱动芯片(74LS48)。本实验中选用共阴极数码管。 使用过程中需要注意4511的三个特殊功能引脚端3、4、5脚。 4、仿广播电台正点报时电路 仿广播电台正点报时电路的功能要求是每当数字钟计时快到正点时发出声响，通常按照4低音1高音的顺序发出间断声响，以最后一声高音结束的时刻为正点时刻。要求4声低音（500HZ）分别发生在59分51秒、53秒、55秒、57秒，最后一声高音（1KHZ）发生在59分59秒，它们的持续时间均为1秒。 通过分析蜂鸣器电路工作时的分、秒位数值，利用相关门电路完成正点报时功能。 5、校时电路 由于数字钟接通电源或者计时可能出现误差，这就需要校正时间。二种方案可供参考： 方案一：通过改变计数频率来校时。利用多路数据选择器，加上频率选择电路来控制计数器计数的频率，从而达到校时的目的。校时结束时，通过数据选择器选中1HZ频率，计数器正常工作。 校时电路方案一 方案二：秒计数频率不改变，仍为1HZ计数。改变时、分的计数频率，校时脉冲采用1HZ脉冲，利用与非门组成的基本RS触发电路来防止按键抖动。 校时电路方案二 ＊6、闹时功能 通过按键输入闹时时间，到达该时间时驱动音响电路“闹时”。利用按键通过双四位二进制计数器输入闹时时间，设定的时间信号输入数据比较器和正常走时的时间进行比较，当正常走时到达定时时间，比较器输出电平驱动音响电路工作。 闹时功能框图 数字钟的安装与调试 1、数字钟电路的仿真 根据所给芯片，拟定设计方案。用Proteus软件绘制出该电路的原理图，对所设计的电路进行仿真实验。 2、数字钟电路安装 按照实验前预先设计好的电路图连接电路，并检查接线是否正确。 3、数字钟电路的调试 ①各部分功能调试：按照电路框图，从秒脉冲产生电路、计数器电路、译码显示电路、校时电路、报时电路逐一调试。在调试过程中，可利用实验室提供的仪器和设备，如用万用表测量连线的通断、用示波器观察信号产生电路的输出波形、频率是否正常等。 ②系统联调：将整个电路连起来构成一个系统进行联调，看逻辑功能是否满足设计的要求。 实验小结