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数模混合信号集成电路设计第二讲 数字电路设计 主要硬件描述语言 VHDL： “VHDL是一个4亿美元的错误”这样的说法，不具有晶体管开关级的描述能力和模拟设计的描述能力,而且其综合库至今也没有标准化。 Verilog HDL语言于1990年被推向公众领域 ，于1995年成为IEEE标准，称为IEEE Std 1364－1995。Verilog HDL在2001年做了一次重要更新，对IEEE Std 1364－1995进行了诸多改进，该版本称为 Verilog 2001。 Verilog HDL的最近一次更新是在2005年，即 Verilog IEEE P1800-2005，也就是我们所说的 SystemVerilog 。 数字电路仿真工具 Synopsys VCS: ASIC流程方便 Mentor ModelSim:Windows 平台 Cadence NC-Verilog:在后仿使用速度快 仿真算法 主要有三种仿真算法 基于时间的(SPICE仿真器) 基于事件的(ModelSim和NC Verilog仿真器) ModelSim 仿真工具 由Mentor技术公司开发 工业上最通用的仿真器之一 可在Verilog 和 VHDL仿真 OEM版本允许Verilog仿真 或者 VHDL 仿真 Model 技术公司的 ModelSim ModelSim实现方法 交互式的命令行 (Cmd) 唯一的界面是控制台的命令行, 没有用户界面 用户界面 (UI) 能接受菜单输入和命令行输入 课程主要讨论 批处理模式 从DOS或UNIX命令行运行批处理文件 基本仿真步骤 1、建立项目 打开MODELSIM 选择File/New/Project， 出现右图所示的界面。 Project Name ?项目名称 Project Location ?项目存放路径 Default Library Name ?缺省库名（一般情况为work，系统会在项目存放路径自建work子目录) 2、建立库—ModelSim 库 需编译的引入文件 激励文件 源文件 源文件调用的子模块 库的两种类型 本次新建需编译的库(缺省值 work) 包含当前被编译的设计单元 编译前必须建立一个work库 每个项目只允许一个work库 引用已有的库 包含能被当前编译引用的设计单元 在编译期间允许多个 命令：vlib work 3 ? 编译源代码(Verilog) UI) Compile Cmd) vlog -work library_name file1.v file2.v 文件按出现的顺序被编译 文件的顺序或者编辑的顺序不重要 支持增量式编译 缺省编译到work库 例如. vlog my_design.v 4 ? 启动仿真器 UI) Simulate-Start simulate Cmd) vsim -lib library_name top_level_design Verilog vsim top_level1 top_level2 仿真多个top级模块 5 ? 执行仿真 UI) Run COM) run time_step time_units 按timesteps指定的时间长度执行仿真 run 命令举例 run 1000 从当前位置运行仿真 1000 timesteps run 2500 ns 从当前位置运行仿真2500 ns run @3000 运行仿真到 timestep 3000 DO 文件 自动完成仿真步骤的宏文件 库设置 编译 仿真 强制仿真激励 能在所有的ModelSim 模式里被调用 UI) Macro - Execute COM) do filename.do 能调用其他的DO文件 Run.bat //////////////////////run.bat////////////////////////////// set vsim=C:\modeltech_6.5\win32\vsim.exe set PROJECT_PATH=E:\ModelSim\Lab cd %PROJECT_PATH% %vsim% ::-c -do sim.do ///////////////////////////////////////////////////////// sim.do ////////////////sim.do/////////////////////////////// vlib work vlog -f E:/ModelSim/Lab/file_list.f vsim DE2_i2sound_tb view structure view signals view wave