verilog hdl数字设计与综合(第二版) 第七章课后习题答案.docVIP

1． 声明一个名为oscillate的寄存器变量并将它初始化为0。使其每30个时间单位进行一次取反操作。不要使用always语句。提示：使用forever循环。 答：代码如下： reg oscillate; initial begin oscillate=0; forever #30 oscillate=~oscillate; end 代码如下： reg clock; initial clock=0; always begin #30 clock=1; #10 clock=0; end 最终d没有输出，因为d= #20 {a,b,c};语句执行的是先将a，b，c取值存储，在20个时间单位后将存储的值赋给d，因为b，c在初始时刻没有值，所以d值也是不确定的。 先执行a=1’b0,b=1’b1,然后执行#0 c=b,#0 d=a,执行顺序不确定，最终输出结果a=0,b=1,c=1,d=0.module my_latch(d,clock,q); input d,clock; output q; reg q; always wait(clock) begin #1 q=d; //注意，这里的赋值语句前必须要加上#延迟，否则无法仿真。 end endmodule module test79; reg d,clock; wire q; initial clock=0; always #10 clock=~clock; initial begin d=1b0; #15 d=1b1; #50 d=1b0; #20 $stop; end my_latch my_latch1(d,clock,q); endmodule 10．使用条件语句设计例7.19中的四选一多路选择器。外部端口必须保持不变。 答：代码如下（标注行可以去掉） module mux_41(out,i0,i1,i2,i3,s1,s0); input i0,i1,i2,i3; input s0,s1; output out; reg out; always @(*) if(s1==0 s0==0) out=i0; else if (s1==0 s0==1) out=i1; else if (s1==1 s0==0) out=i2; else if (s1==1 s0==1) out=i3; else $display(Invalid control signals); //可去 endmodule 11．使用条件语句对本章中的交通信号灯控制器进行重新设计。 答：部分代码如下，其余代码与书中相同。 always @(state) begin hwy=GREEN; cntry=RED; if(state==S1) hwy =YELLOW; else if (state==S2) hwy =RED; else if (state==S3) begin hwy=RED; cntry=GREEN; end else if (state==S4) begin hwy=RED; cntry=YELLOW; end else begin hwy=GREEN; cntry=RED; end end always @(state or X) begin if(state==S0) begin if (X) next_state=S1; else next_state=S0; end