verilog实现8路数据选择器.docVIP

《串行数据检测器》 一、实验目的及要求 1.掌握用always语句实现组合逻辑电路； 2.学习测试模块中随机数的产生和应用； 3.每路输入数据与输出数据均为4位2进制数，当选择开关（至少3位） 或输入数据发生变化时，输出数据也相应地变化。 二、实验设备（环境）及要求 1.实验设备：PC机一台 2.环境要求：安装Modelsim仿真软件以及Synplify Pro综合工具 三、实验内容与步骤 1.根据实验要求编写源代码mux_8.v如下 /** * @File mux_8.v * @Synopsis 每路输入数据与输出数据均为4位2进制数，当选择开关 * （至少3位）或输入数据发生变化时，输出数据也相应地变化。 * @Author @ * @Version 1 * @Date 2010-11-05 */ /* Copyright(C) 2010- * By * All right reserved */ module mux_8(addr, in1, in2, in3, in4, in5,in6,in7,in8,mout,ncs); input [2:0] addr; //输入的地址端，3位选择开关 input [3:0] in1,in2,in3,in4,in5,in6,in7,in8; //8路数据端输入 input ncs; //使能信号 output [3:0] mout; //一路输出 reg [3:0] mout; //输出声明为寄存器类型 always @(addr or in1 or in2 or in3 or in4 or in5 or in6 or in7 or in8 or ncs) //8路输入或者选择开关或者使能信号发生变化则条件触发 begin if(!ncs) //低电平使能 case(addr) 3b000: mout = in1; //选择开关的3位对应000时，输出等于in1输入； 3b001: mout = in2; //选择开关的3位对应001时，输出等于in1输入； 3b010: mout = in3; //选择开关的3位对应010时，输出等于in1输入； 3b011: mout = in4; //选择开关的3位对应011时，输出等于in1输入； 3b100: mout = in5; //选择开关的3位对应100时，输出等于in1输入； 3b101: mout = in6; //选择开关的3位对应101时，输出等于in1输入； 3b110: mout = in7; //选择开关的3位对应110时，输出等于in1输入； 3b111: mout = in8; //选择开关的3位对应111时，输出等于in1输入； endcase else mout = 0; //使能信号高电平时输出一直为0； end endmodule 2.编写测试模块test_mux_8.v如下 /** * @File test_mux_8.v * @Synopsis 这是8路数据选择器mux_8的测试模块 * @Author 陈昊, @ * @Version 1 * @Date 2010-11-05 */ /* Copyright(0) 2010- * By * All right reserved */ `timescale 1ns/1ns module test_mux_8; wire[3:0] mout; //声明输出为线网型，4位 reg [3:0] in1,in2,in3,in4,in5,in6,in7,in8; //声明8路输入信号 reg [2:0] addr; //3位的选择开关，寄存型类型 reg ncs; //1位的寄存器型使能信号 //-------------------------------------------------------------产生测试信号------------------------------------------------------ initial begin ncs=0; //在初始化模块里将使能信号置为0，让选择器正常工作 in8={$random}%16; //使用系统任务$random产生一个0至15之间的数 in1={$random}%16; //并赋予输