XILINX_ISE设计教程课件.ppt

基于VHDL语言的ISE设计流程--下载设计到FPGA芯片 Spartan-3E支持商用的并行Flash, 此处不需要使用它,所以选择“No”按钮 基于VHDL语言的ISE设计流程--下载设计到FPGA芯片 下载属性设置,此处选择默认设置,然后点击“OK”按纽 基于VHDL语言的ISE设计流程--下载设计到FPGA芯片 xc3s500e,已经分配了下载文件top.bit 鼠标右健点击 芯片图标,出现 下面的菜单 点击“Program”选项，开始对FPGA进行编程 基于VHDL语言的ISE设计流程--下载设计到FPGA芯片 点击“OK”按钮 基于VHDL语言的ISE设计流程--下载设计到FPGA芯片 出现编程进度条 编程完成后，出现 下面界面 * 基于VHDL语言的ISE设计流程--对该设计进行行为仿真 选择VHDL Module 输入”test”作为VHDL测试模块 的名字 点击“Next”按钮 基于VHDL语言的ISE设计流程--对该设计进行行为仿真 点击“Next”按钮 基于VHDL语言的ISE设计流程--对该设计进行行为仿真 点击“Finish”按钮 基于VHDL语言的ISE设计流程--对该设计进行行为仿真 刚才的设计文件 生成的测试平台test.vhd模板文件 基于VHDL语言的ISE设计流程--对该设计进行行为仿真 删除此段代码 基于VHDL语言的ISE设计流程--对该设计进行行为仿真 添加此段代码 用于生成rst测 试信号 基于VHDL语言的ISE设计流程--对该设计进行行为仿真 添加此段代码 用于生成clk测 试信号 基于VHDL语言的ISE设计流程--对该设计进行行为仿真 展开ISim Simulator 双击Simulate Behavioral Model 基于VHDL语言的ISE设计流程--对该设计进行行为仿真 点击“按钮”，直到出现窗口波形 仿真波形窗口 基于VHDL语言的ISE设计流程--对该设计进行行为仿真 可以在控制台窗口，输入命令控制仿真的运行 输入run 1ms, 控制仿真运行时间到1ms 关闭整个仿真窗口,继续下面的设计, 为了将来在硬件上看到灯的变化所反映 的计数器的工作状态,需要在top.vhd设计文件,添加分频时钟部分代码, 基于VHDL语言的ISE设计流程--对该设计继续添加代码 选中Implementation 选中top.vhd, 并点击打开该文件 ,准备添加代码 基于VHDL语言的ISE设计流程--对该设计继续添加代码 添加内部信号量声明部分 添加分频计数器代码部分 添加分频时钟映射部分 基于VHDL语言的ISE设计流程--对该设计继续添加代码 将原来的clk改成 div_clk 基于VHDL语言的ISE设计流程--添加实现约束文件 选中Implementation选项 选中top.vhd，点击鼠标右键 选中New Source… 基于VHDL语言的ISE设计流程--添加实现约束文件 选择实现约束文件 输入”top”作为实现约束文件 的名字 点击“Next”按钮 基于VHDL语言的ISE设计流程--添加实现约束文件 点击“Finish”按钮 基于VHDL语言的ISE设计流程--添加实现约束文件 实现约束文件top.ucf已经添加到设计中 选择top.vhd 选择User Constraints,并展开该选项 双击I/O Pin Planing(PlanAhead)-Post-Synthesis 基于VHDL语言的ISE设计流程--添加实现约束文件 点击“Close”按钮 基于VHDL语言的ISE设计流程--添加实现约束文件 基于VHDL语言的ISE设计流程--添加实现约束文件 输入对应的FPGA的引脚 选择对应引脚的电平LVCMOS33 保存引脚约束,并退出该界面 基于VHDL语言的ISE设计流程--实现设计 选择top.vhd 选择Implement Design, 并用鼠标双击该选项 基于VHDL语言的ISE设计流程--实现设计 选择Implement Design, 并展开 第一步: 转换“Translate” 翻译的主要作用是将综合输出的逻 辑网表翻译为Xilinx特定器件的底 层结构和硬件原语。 第二步: 映射“Map” 映射的主要作用是将设计映射到具体 型号的器件上。 第三步: 布局和布线”Place Route” 布局布线的主要作用是调用Xilinx布局 布线器，根据用户约束和物理约束，对 设计模块进行实际的布局，并根据设计 连接，对布局后的模块进行布线，产生 PLD配置文件。 选择top.vhd 基于VHDL语言的ISE设计流程--查看布局布线后结果 选择Place Route, 并