2009年下期VHDL语言与EDA试卷B.docVIP

湖南人文科技学院 通 控 系电子信息工程专业2007级 200-2010学年第学期EDA课程考核试卷() 考核方式: （闭卷) 考试时量：120 分钟 题 号 一 二 三 四 五 六 七 八 九 十 总分 合分人 复查人 实得分 得分 评卷 人 一、填空题：（每空 分，共分） 1、 2、用VHDL语言描述时钟脉冲clk的上升沿时可写为_________________________。 得分 评卷 人 、在用Quartus II编译VHDL程序时，如果发现报出多条错误，每次首先要检查和纠正第___________条错误。 、VHDL程序设计中常用的库有___________库、STD库、WORK库及VITAL库。 、最一般和最常用的状态机通常都包含说明部分、___________、和辅助进程等几个部分。VHDL的子程序有__________和___________两种。得分 评卷 人 二、判断题：（下列各题，正确的则在题前的括号内打“√”，错误的打“×”。每小题1分，共分） （ ）1、VHDL和汇编语言都是硬件描述语言。 （ ）、VHDL基本标识符中可以使用下划线“_”、字母和数字0~9。 （ ）、VHDL程序可以转化成DSP Builder模块。三、简答题：（每小题分，共分） 1、简述使用开发FPGA的设计流程 2、VHDL语言中有哪几种端口模式，它们的区别是什么？ 3、简述 4、得分 评卷 人 四、得分 评卷 人 改错题：请指出下列VHDL代码中的错误并改正（分） rchitecture one of h_adder is; Signal abc : std_logic_vector(1 downto 0); begin abc = ab; case abc is when “00” =so=’0’; co=’0’; when “01” =so=’1’; co=’0’; when “10” =so=’1’; co=’0’; when “11” =so=’0’; co=’1’; when others =null; end case; End architecture ful; 六、以下VHDL程序是对一个电路的描述，请将空缺部分补充完整。（每空2分，共10分） LIBRARY IEEE; USE IEEE.; USE IEEE. std_logic_arith.all; USE IEEE. std_logic_unsigned.all; ENTITY counter IS PORT ( clk,rst : _______ STD_LOGIC; en: IN STD_LOGIC; q : BUFFER ________________________________); END counter; ARCHITECTURE ___________OF __________ IS BEGIN PROCESS(clk, rst) BEGIN IF (rst = 0) THEN q= (others=’0’); ELSIF (clk’event and clk=’1’) then If (en=’1’) then q=q+1; Else q=q; End if; ______________; END behave; 得分 评卷人 得分 评卷人 、） LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY tri_s IS port ( enable : IN STD_LOGIC; datain : IN STD_LOGIC_VECTOR(7 DOWNTO 0); dataout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); END tri_s ; ARCHITECTURE bhv OF tri_s IS BEGIN PROCESS(enable,datain) BEGIN IF enable = 1 THEN dat