集成触发器及其应用实验报告.docVIP

实验报告 课程名称 数字逻辑 实验项目名称 实验6：集成触发器及其应用 班级与班级代码 11软件工程1班 实验室名称（或课室） ss1-337 专 业 软件工程 任课教师 冯波 学 号： 11251104102 姓 名： 陈佳润 实验日期： 2011 年 12月 01 日 广东商学院教务处 制 姓名 陈佳润 实验报告成绩 评语： 项目 得分 实验报告完整性 实验报告格式 实验过程 实验结果正确性 实验分析情况 总分 指导教师（签名） 年 月 日 实验集成触发器及其应用 一、实验目的 1. 掌握基本 RS、D 和 JK 触发器的逻辑功能及测试方法。 2. 熟悉 D 和 JK 触发器的触发方法。 3. 了解触发器之间的相互转换。 1. 数字电路实验箱 1个 3. 示波器 1台 1个 2. 集成电路 与非门 74LS00 1片 双D触发器 74LS74 1片 双JK触发器 74LS 1片 . 其它元器件四、实验原理 触发器是基本的逻辑单元，它具有两个稳定状态，在一定的外加信号作用下可以由一种稳定状态转变为另一稳定态；无外加信号作用时，将维持原状态不变。因为触发器是一种具有记忆功能的二进制存贮单元，所以是构成各种时序电路的基本逻辑单元。 1. 基本 RS 触发器 由两个与非门构成一个 RS 触发器如图 2.5.1(a) 所示。其逻辑功能如下： (1) 当 S = R =1 时，触发器保持原先的 1 或 0 状态不变。 (2) 当 S = 1，R = 0 时，触发器被复位到“0”状态。 (3) 当 S = 0，R = 1 时，触发器被置位于“1”状态。 (4) 当 S = R = 0，尔后若 S 和 R 同时再由“0”变成“1”，则 Q 的状态有可能为 1，也可能为 0，完全由各种偶然因素决定其最终状态，所以说此时触发器状态不确定。基本 RS 触发器的特性方程如下： 2. D 触发器 D 触发器是由 RS 触发器演变而成的。逻辑符号如图 2.5.2 所示，其功能表见表 2.5.1，由功能表可得 Q n+1=D (2.5.2) 常见的 D 触发器的型号很多，TTL 型的有 74LS74 (双D )、74LS175 (四 D )、74LS174 (六 D )、74LS374 (八 D ) 等。CMOS 型的有 CD4013 (双 D )、CD4042 (四 D ) 等。本实验中采用维持-阻塞式双 D 触发器 74LS74，图 2.5.3 所示分别为其引线排列图，RD 和 SD 是异步置“0”端和异步置“1”端，D 为数据输入端，Q 为输出端，CP 为时钟脉冲输入端。 3. JK 触发器 JK 触发器逻辑功能较多，可用它构成寄存器、计数器等。图 2.5.4 所示是 JK 触发器的逻辑符号。常见的 TTL 型双 JK 触发器有 74LS76、74LS73、74LS112、 74LS109 等。CMOS 型的有 CD4027 等。图为双 JK 触发器 74LS 的引脚排列图。其中 J、K 是控制输入端，Q 为输出端，CP 为时钟脉冲端。RD 和 SD 分别是异步置“0”端和异步置“1”端。 当 RD=1，SD=0 时，无论 J、K 及 CP 为何值，输出 Q 均为“1”；当 RD=0，SD=1时，此时不论 J、K 及 CP 之值如何，Q 的状态均为“0”， 所以 RD，SD 用来将触发器预置到特定的起始状态 ( “0” 或 “1” )。预置完成后 RD，SD 应保持在高电平 (即“1”电平)，使 JK 触发器处于工作方式。 当 RD=SD=1 时，触发器的工作状态如下： (1)当 JK=00 时，触发器保持原状态。 (2)当 JK = 01 时，在 CP 脉冲的下降沿到来时，Q = 0，即触发器置“0”。 (3)当 JK = 10 时，在 CP 脉冲的下降沿到来时，Q = 1，触发器置“1