第3章 数字系统设计.ppt

5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.1 数 据 对 象 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.2 VHDL设计实例及其语法内涵 5.3 顺序语句归纳 5.3 顺序语句归纳 5.3 顺序语句归纳 5.3 顺序语句归纳 5.3 顺序语句归纳 5.4 并行赋值语句讨论 5.5 IF语句概述 5.5 IF语句概述 5.5 IF语句概述 5.5 IF语句概述 5.6 仿 真 延 时 5.6 仿 真 延 时 5.7 VHDL的RTL表述 5.7 VHDL的RTL表述 5.7 VHDL的RTL表述 5.2.6 三态总线电路设计 5.2.6 三态总线电路设计 5.2.6 三态总线电路设计 5.2.7 双边沿触发时序电路设计讨论 5.3.1 进程语句格式 5.3.2 进程结构组成 进程说明部分 定义一些局部量，可包括数据类型、常数、变量、属性、子程序等 顺序描述语句 信号赋值语句 变量赋值语句 进程启动语句 子程序调用语句 顺序描述语句 进程跳出语句 敏感信号参数表 多数VHDL综合器要求敏感信号表必须列出本进程中所有输入信号名 5.3.3 进程要点 1. PROCESS为一无限循环语句 2. 进程中的顺序语句具有明显的顺序和并行双重性 5.3.3 进程要点 3. 进程语句本身是并行语句 5.3.3 进程要点 4. 信号可以是多个进程间的通信线 5. 一个进程中只允许描述对应于一个时钟信号的同步时序逻辑 5.6.1 固有延时 5.6.2 传输延时 5.6.3 仿真 ? 5.7.1 行为描述 5.7.1 行为描述 5.7.2 数据流描述 5.7.3 结构描述 结构描述建模步骤如下： ? 元件说明：描述局部接口。 ? 元件例化：相对于其他元件放置元件。 ? 元件配置：指定元件所用的设计实体。 * * * MAX+plusII的波形编辑器 第5节 VHDL设计进阶 5.1 数据对象 5.2 VHDL设计实例及其语法内涵 5.3 顺序语句归纳 5.4 并行赋值语句 5.5 IF语句概述 5.6 仿真延时 5.7 VHDL的RTL表述 5.1.1 常数（全局量） 常数定义语句所允许的设计单位有：实体、结构体、程序包、块、进程和子程序。 5.1.2 变量（局部量） 使用范围：进程、子程序 仿真器支持设初值，综合器不支持 5.1.3 信号（全局量） 使用范围：实体、结构体、程序包 特征：记忆、δ，看做无功能 的实体端口 进程只对信号敏感，对变量不 敏感 并行语句禁止多次对同一信号 多次赋值，顺序语句（进程 内）允许多次赋值 5.1.4 进程中的信号赋值与变量赋值 5.1.4 进程中的信号赋值与变量赋值 5.1.4 进程中的信号赋值与变量赋值 5.1.4 进程中的信号赋值与变量赋值 5.1.4 进程中的信号赋值与变量赋值 5.1.4 进程中的信号赋值与变量赋值 5.1.4 进程中的信号赋值与变量赋值 5.1.4 进程中的信号赋值与变量赋值 5.1.4 进程中的信号赋值与变量赋值 5.1.4 进程中的信号赋值与变量赋值 5.2.1 含同步并行预置功能的8位移位寄存器设计 5.2.1 含同步并行预置功能的8位移位寄存器设计 5.2.2 移位模式可控的8位移位寄存器设计 接下页 接上页 5.2.2 移位模式可控的8位移位寄存器设计 5.2.3 位矢中‘1’码个