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组合逻辑３-８译码器的设计 （MaxplusII软件的基本操作与应用） 说明：本书将以实验一为例详细介绍Altera公司MaxplusII 10.1版本软件的基本应用，其它实验将不再赘述。读者在通过本实验后将对MaxplusII软件及CPLD的设计与应用有一个比较完整的概念和思路。在此因篇幅有限，仅仅介绍了MaxplusII软件的最基本、最常用的一些基本功能。相信读者在熟练使用本软件以后，你会发现该软件还有好多非常方便、快捷、灵活的设计技巧与开发功能。由于编者的能力有限，不详之处在所难免，我们希望得到你的指正与包含。 一、实验目的： 1、掌握组合逻辑电路的设计方法。 2、掌握组合逻辑电路的静态测试方法。 3、初步掌握Max+PlusII软件的基本操作与应用。 4、初步了解可编程器件的设计全过程。 二、实验步骤： （一）设计输入： １、软件的启动：单击“开始”进入“程序”选中“Max+PlusII 10.1 BASELINE”，打开“”MaxplusII软件，如图4.1-1所示。 ２、启动File\New菜单，弹出设计输入选择窗口，如图4.1-2所示： ３、选择Graphic Editor File，单击OK，打开原理图编辑器，进入原理图设计输入电路编辑状态，如图4.1-3所示： ４、设计输入 1）放置一个器件在原理图上 a、在原理图的空白处双击鼠标右键，出现图4.1-4： b、在光标处输入元件名称（如：input，output，and2，and3，nand2，or2，not，xor，dff等）或用鼠标点击库元件，按下OK即可。 c、如果安放相同的元件，只要按住Ctrl键，同时用鼠标按左键拖动该元件复制即可。 d、一个完整的电路包括：输入端口input、电路元件集合、输出端口output。 e、图4.1-5为３-８译码器元件安放结果。 ２）添加连线到器件的引脚上：把鼠标移到元件引脚附近，则鼠标自动由箭头变为十字，按住鼠标左键拖动，即可画出连线。３-８译码器原理图连线后如图4.1-6所示。 ３）标记输入／输出端口属性 分别双击输入端口的“PINNAME”，当变成黑色时，即可输入标记符并回车确认；输出端口标记方法类似。本译码器的三输入端分别标记为：A、B、C；其八输出端分别为：D0、D1、D2、D3、D4、D5、D6、D7。如图4.1-7所示。 ４）保存原理图 单击保存按钮图表，对于新建文件，出现类似文件管理器图框，请选择保存路径/文件名称保存原理图，原理图的扩展名为.gdf，本实验中取名为test1.gdf。（注意：新建项目，一定要建立一个专门的文件夹保存项目文件，在编译过程中将有大量新文件产生。） ５）点击File\Project\Set project to current File设置此项目为当前项目文件，如图4.1-8所示。注意此操作在你打开几个原有项目文件时尤为重要，否则编译时容易出错 。 至此，你已完成了一个电路的原理图的设计输入过程。 （二）电路的编译与适配 １、选择芯片型号 选择当前项目文件欲设计实现的实际芯片进行编译适配，单击Assign|Device菜单选择芯片，如图4.2-1所示。 如果此时不选择适配芯片的话，该软件将自动把所有适合本电路的芯片一一进行编译适配，这将费你许多时间。该例程中我们选用CPLD芯片来实现，如用MAX7000S系列的EPM7128SLC84-15芯片；同样也可以用FPGA芯片来实现，你只需在下面的对话框中指出具体芯片型号即可。注意如果将该列表下方标有“Show only Fastest Speed Grades”选项的“√”消去，以便显示出所有速度级别的器件。完成选择后单击“OK”按钮。 ２、编译适配 启动MaxplusII\Compiler菜单，按Start开始编译，并显示编译结果，生成下载文件。如果编译时选择的芯片是CPLD，则生成*.pof文件；如果是FPGA芯片的互阿，则生成*.sof文件，以被硬件下载编程时调用。同时生成*.rpt报告文件，可详细察看编译结果。如果有错误待修改后再进行编译适配，如图4.2-2所示。注意此时在主菜单栏里的Processing菜单下有许多编译时的选项，视实际情况选择设置。 如果你设计的电路顺利地通过了编译，在电路不复杂的情况下，就可以对芯片进行编程下载，测试硬件。如果你的电路有足够复杂，那么其仿真就显得非常必要。 （三）电路仿真与时序分析 MaxplusII教学版软件支持电路的功能仿真（或称前仿真）和时序分析（或称后仿真）。众所周知，开发人员在进行电路设计时，非常希望有比较先进的高效的仿真工具出现，这将为你的设计过程节约很多时间和成本。由于EDA工具的出现，和它所提供的强大的（在线）仿真功能迅速地得到了电子工程设计人员的青睐，这也是当今EDA(C