第16讲VHDL语言要点分析.ppt

第4章 硬件描述语言VHDL 4.1 概述 4.2 VHDL的基本结构 4.3 VHDL的基本知识 4.4 VHDL的基本语句 4.5 VHDL设计举例 4.6 VHDL程序设计进阶 4.7 设计实例 4.8 其它硬件描述语言简介 4.1 概述 VHDL（VHSIC Hardware Description Language）是一种用于数字系统的设计和测试的硬件描述语言,是超高速集成电路硬件描述语言。 VHDL已成为电路设计的文档记录、设计描述的逻辑综合、电路仿真的标准，主要优点如下。 1．是IEEE的一种标准，语法比较严格，便于使用、交流和推广。 2．具有良好的可读性，既可以被计算机接受，也容易被人们所理解。 3．可移植性好。对于综合与仿真工具采用相同的描述，对于不同的平台也采用相同的描述。 4．描述能力强，覆盖面广。支持从逻辑门层次的描述到整个系统的描述。 5．是一种高层次的、与器件无关的设计。设计者没有必要熟悉器件内部的具体结构。 简介－－背景 美国国防部在80年代初提出了VHSIC（Very High Speed Integrated Circuit）计划，其目标之一是为下一代集成电路的生产，实现阶段性的工艺极限以及完成10万门级以上的设计，建立一项新的描述方法。1981年提出了一种新的HDL，称之为VHSIC Hardware Description Language，简称为VHDL，这种语言的成就有两个方面： 描述复杂的数字电路系统 成为国际的硬件描述语言标准 VHDL的优点 用于设计复杂的、多层次的设计。支持设计库和设计的重复使用 与硬件独立，一个设计可用于不同的硬件结构，而且设计时不必了解过多的硬件细节。 有丰富的软件支持VHDL的综合和仿真，从而能在设计阶段就能发现设计中的Bug，缩短设计时间，降低成本。 更方便地向ASIC过渡 VHDL有良好的可读性，容易理解。 VHDL与计算机语言的区别 运行的基础 计算机语言是在CPU＋RAM构建的平台上运行 VHDL设计的结果是由具体的逻辑、触发器组成的数字电路 执行方式 计算机语言基本上以串行的方式执行 VHDL在总体上是以并行方式工作 验证方式 计算机语言主要关注于变量值的变化 VHDL要实现严格的时序逻辑关系 4.2 VHDL的基本结构 4.2.1 库（Library） 库是专门存放预编译程序包（Package）的地方。库的使用方法是：在每个设计的开头声明选用的库名，用USE语句声明所选中的逻辑单元。 库的一般格式为 Library 库名； USE 库名.逻辑体名； 例： Library IEEE； --选用IEEE标准库 USE IEEE.std_logic_1164.ALL； --程序包名 USE IEEE.std_logic_unsigned.ALL； --ALL表示使用库/程序包中的所有定义 4.2.2 实体（ENTITY） 实体用来描述设计的输入/输出信号。实体类似于原理图中的符号（Symbol），并不描述模块的具体功能。 实体的一般格式为 ENTITY 实体名 IS [GENERIC （类属参数说明）；] [PORT（端口说明）；] END 实体名； 注意：实体名可由设计者根据标识符的规则自由命名，但必须与VHDL程序的文件名相同。方括号中的项表示可以省略。 1．类属参数说明 类属参数说明主要用于指定参数。 类属说明的一般格式为 GENERIC （常数名：数据类型：设定值； ∶ 常数名：数据类型：设定值）； 例如：GENERIC （wide：int：=32； --说明宽度为32 tmp：int：=5ns）； --说明延迟为5ns 2．端口说明 端口说明的一般格式为 PORT（端口名：端口模式 数据类型； ┆ 端口名：端口模式 数据类型）； (1）端口名 每个外部引脚的名称，在实体中必须是唯一的。 (2）端口模式 用来决定信号的流动方向。端口模式共有输入（IN）、输出（OUT）、双向（INOUT）和缓冲（BUFFER）四种类型，其默认（缺省）模式为输入模式。 (3）端口类型 即端口名的数据类型。在VHDL语言中有多种数据类型，但在逻辑电路中一般只用到以下几种：BIT和BIT_VECTOR、STD_LOGIC和STD_LOGIC_VETOR 。 Out与Buffer的区别 Entity test1 is port(a: in std_logic;