第三章用VHDL语言设计基本逻辑电路技术方案.ppt

LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY counter64 IS PORT(updn,clk,clr:IN STD_LOGIC; qf,qe,qd,qc,qb,qa: OUT STD_LOGIC); END counter64; ARCHITECTURE rtl OF counter64 IS SIGNAL q:STD_LOGIC_VECTOR(5 DOWNTO 0); BEGIN PROCESS(clk,clr) BEGIN IF clr=1 THEN q=000000; ELSIF (clkEVENT and clk=1) THEN IF updn=1 THEN q=q+1; ELSE q=q-1; END IF; END IF; END PROCESS; qf=q(5);qe=q(4);qd=q(3);qc=q(2);qb=q(1);qa=q(0); END rtl; (2)Modulo-60 Counter 为了把个位和十位分开，我们采用2位十进制计数器连接起来构成一个六十进制计数器。 配合bcd1wr,bcdtwr与datain使用，可以实现对六十进制计数器的个位和十位预置数操作。需要注意的是，在对个位和十位进行预置数操作时，datain输入端是公用的，因而个位和十位的预置数操作必定要串行进行。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY counter60_2 IS PORT(clk,cin,bcd1wr,bcdtwr:IN STD_LOGIC; datain: IN STD_LOGIC_VECTOR(3 DOWNTO 0); bcd1: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); bcdt: OUT STD_LOGIC_VECTOR(2 DOWNTO 0); co: OUT STD_LOGIC); END counter60_2; f.e. 1 ARCHITECTURE rtl OF counter60_2 IS SIGNAL bcd1n:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL bcdtn:STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN bcd1=bcd1n; bcdt=bcdtn; PROCESS(clk,bcd1wr) BEGIN IF bcd1wr=1 THEN bcd1n=datain; ELSIF (clkEVENT and clk=1) THEN IF cin=1 THEN IF bcd1n=9 THEN bcd1n=0000; ELSE bcd1n=bcd1n+1; END IF; END IF; END IF; END PROCESS; PROCESS(clk,bcdtwr) BEGIN IF bcdtwr=1 THEN bcdtn=datain(2 downto 0); ELSIF (clkEVENT and clk=1) THEN IF (cin=1AND bcd1n=9) THEN IF bcdtn=5 THEN bcdtn=000; ELSE bcdtn=bcdtn+1; END IF; END IF; END IF; END PROCESS; PROCESS(bcdtn,bcd1n,cin) BEGIN IF (cin=1 AND bcd1n=9 AND bcdtn=5) THEN co=1; ELSE co=0; END IF; END PROCESS; END rtl; 2、Asynchronous Counter 异步计数器又称为行波计数器，它的下一位计数器的输出作为上一位计数器的时钟信号，这一级一级串行连接起来就构成了异步计数器。 异步计数