VHDL第5章教案解析.ppt

前面的例子证明了 信号是全局量 变量是局部量 3、信号是多个进程间的通信线 4、进程语句本身是并行语句 解释 P164 P154 P349 FOR n IN 0 TO 7 LOOP tmp ：= tmp XOR a(n); END LOOP; 循环变量从循环次数范围的初值开始，每执行一次顺序语句后递增1，直至达到循环次数范围指定的最大值 5.2 VHDL设计实例及其语法内涵 5.2.1 含同步并行预置功能的8位移位寄存器的设计 library ieee; use ieee.std_logic_1164.all; entity shft is port(clk,load :in std_logic; din:in std_logic_vector(7 downto 0); dout:out std_logic_vector(7 downto 0); qb:out std_logic); end shft; architecture ab of shft is Signal reg8:std_logic_vector(7 downto 0); begin process(clk,load) begin if clkevent and clk=1 then if load=1 then reg8=din; else reg8(6 downto 0) = reg8(7 downto 1); end if; end if; qb=reg8(0); end process; dout=reg8; End ab; 5.2 VHDL设计实例及其语法内涵 5.2.2 移位模式可控的8位移位寄存器设计 5.2 VHDL设计实例及其语法内涵 5.2.3 位矢中‘1’码个数统计电路设计 5.2 VHDL设计实例及其语法内涵 5.2.4 三态门设计 复习： EN=1时，电路工作，Y=A EN=0时，电路呈现高阻状态 高阻在VHDL语言表示中，用‘Z’ 表示，Z要大写 library ieee; use ieee.std_logic_1164.all; entity tri_gate is port(a,en:in std_logic; y:out std_logic); end tri_gate; architecture beh of tri_gate is begin process(a,en) begin if en=‘1’ then y=a; else y=‘Z’; end if; End process; end beh; 8位三态控制门电路 library ieee; use ieee.std_logic_1164.all; entity tri_buf8 is port(din:in std_logic_vector(7 downto 0); en:in std_logic; y:out std_logic_vector(7 downto 0)); end tri_buf8; architecture beh of tri_buf8 is begin process(din,en) begin if en=‘1’ then y=din; else y=“ZZZZZZZZ”; end if; End process; end beh; 5.2 VHDL设计实例及其语法内涵 5.2.5 5.2.6 阅读 5.2.7 5.3 顺序语句归纳 在一个结构体中，允许放置任意多个进程语句结构，而每一进程的内部是由一系列顺序语句来构成的 P161 作业：阅读 5.4 并行赋值语句讨论 阅读 5.6 半整数与奇数分频电路 5分频器 占空比为50%的5分频器 P168两种方法 第一种：层次化设计方法 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT3 IS PORT (CLK : IN STD_LOGIC;