集成电路与设计实验上机考试2015-2016数据(以此为准)解析.docVIP

华侨大学本科考试卷 2015-2016学年第一学期(上机考试数据记录) 学院 信息科学与工程学院 课程名称 集成电路分析与设计实验A 考试日期 2015.12.16 专业 集成电路与系统集成 姓 名 学 号 上机考试座位号 题号 第一题 第二题 第三题 第四题 总分 复核 得分 考试说明： ①请在模块设计文件(XXX.v文件)中将Student Name修改为个人英文姓名，ID为个人学号； 如陈小明，学号1315100001，则改为 //Student Name: Chen Xiaoming //Student ID : 1315100001 ② 请在测试激励文件(XXX_TB.v文件)中找到该$monitor命令行 $monitor($time,STUDENT Name:XXX ID:131510XXXX …… …… ); 将STUDENT NAME：XXX中的XXX改为名字英文首字母， ID:131510XXXX改为自己的学号； 如陈小明，学号1315100001，则改为 $monitor($time,STUDENT Name:CXM ID:1315100001 …… …… ); ③请将最终正确的Verilog代码粘贴到Word文档《集成电路分析与设计实验上机考试2015-2016数据.doc》也就是本文档中的指定位置 ④请将仿真的波形和monitor命令显示的结果粘贴到Word文档《集成电路分析与设计实验上机考试2015-2016数据.doc》中的指定位置 ⑤将Word文档名称改为学号+姓名.doc,然后进行提交如：1315100001陈小明.doc。提交时候请自行确认提交成功。 第一题 第一题 模块 测试激励 单元电路模块图1.a CELL1A_EXAM2015 CELL1A_EXAM2015_TB 功能电路模块图1.b CELL1B_EXAM2015 CELL1B_EXAM2015_TB 单元电路模块图1.a最终的Verilog源代码描述如下图所示： 模块名称 CELL1A_EXAM2015.v module CELL1A_EXAM2015(SUM,CO,A,B,C); // The Experiment of IC Analysis and Design (Digital IC) // Key Laboratory of ASIC and System of Xiamen // The Department of Electronic Enineering,Huaqiao University // Final EXAM 2015-2016 // Part I // Good luck! //Student Name:XXXXXXXXXXXX //Student ID :XXXXXXXXXXXX // Port declarations input A,B,C; output SUM,CO; //netlist description begin //netlist description end endmodule 单元电路模块图1.a仿真结果(VSIM窗口所示结果，如下图所示) 单元电路模块图1.a仿真结果波形如下图所示： 电路模块图1.b最终的Verilog源代码描述如下图所示： 模块名称 CELL1B_EXAM2015.v module CELL1B_EXAM2015(SUM,COUT,A,B,CIN); // The Experiment of IC Analysis and Design (Digital IC) // Key Laboratory of ASIC and System of Xiamen // The Department of Electronic Enineering,Huaqiao University // Final EXAM 2015-2016 // Part I // Good luck! //Student Name:XXXXXXXXXXXX //Student ID :XXXXXXXXXXXX // Port declarations input [3:0]A,B; input CIN; output [3:0]SUM; output COUT; //netlist description begin //netlist description end endmodule 模块电路模块图1.b仿真结果(VSIM窗口所示结果，如下图所示) 模块电路模块图1.b仿真结果波形如下图所示