数字心率计解析.docVIP

西南交通大学 年短学期 电子课程设计报告 课　　题： 数字心率计 指导老师： 目 录 一、课题要求 二、方案论证与设计 三、系统原理框图 四、主要电路以及参数计算 五、调试步骤 六、测试数据及实验结果 七、结论 八、学习心得 九、本作品使用说明 十、附录 一、课题要求 基本要求： 实时数字显示心率值（两位半） 能够有报警信号显示 1）正常 2）过快 3）过慢 提高要求： 可显示平均心率 心率不齐时有报警信号 二方案论证与设计 四、主要电路设计与参数计算 数字部分 基于FPGA设计，将整个系统分为若干个子模块，各子模块利用Verilog HDL语言准确描述，在Quartus ii环境下对每个底层模块进行编译、仿真成功后，再将各个模块连接起来行程顶层，最终的整个数字系统顶层模块设计如下图所示。 分频器 对芯片自带的50Mhz的频率进行分频，分出来基准频率为1kHz。既满足要求，又能达到较好的精度要求。 源代码： module fenpin(reset,clk_50M,clk_1K); input clk_50M,reset; output clk_1K; reg clk_1K; reg [14:0] cnt1; reg [17:0] cnt2; always@(posedge clk_50M) if(reset) begin clk_1K = 0;cnt1 = 15d0; end else begin if (cnt1 = 15d25000) begin clk_1K = ~clk_1K;cnt1 = 15d0; end else cnt1 = cnt1+1; end endmodule 2、计数部分：对经过一系列放大滤波整形过的矩形波信号进行计数，以便后来计算心率 源代码： module jishu(heart,clk,counts); input heart,clk; output [11:0]counts; reg [11:0]counts; reg heart_pre; always@(posedge clk) heart_pre=heart; always@(posedge clk) begin if((heart_pre==0)(heart==1)) counts=1; else counts=counts+1b1; end endmodule 3、计算部分 用除法运算计算出心率值，并且转换计算输出的个、十、百位的值。 源代码： module jisuan(heart,count,SS_zhi); input[11:0] count; input heart; output [8:0] SS_zhi; reg [8:0] SS_zhi; always @(posedge heart) begin SS_zhi = 60000/count; end endmodule 4、平均心率的实现 源代码： module pingjun(SS_zhi,shineng_AVE,heart,clk,AVE_zhi); input heart,clk,shineng_AVE; input [8:0]SS_zhi; output[8:0]AVE_zhi; reg[8:0]AVE_zhi,add; reg heart_pre; integer i=-1; always@(posedge clk) heart_pre=heart; always@(posedge clk) begin if(shineng_AVE) if((heart_pre == 0)(heart == 1)) i=i+1; if(i=16) begin AVE_zhi=SS_zhi;add=add+AVE_zhi;end else AVE_zhi = add4; end endmodule 5、判断输出平均心率还是瞬时心率 源代码： input heart,shineng_AVE; input [8:0]SS_zhi,AVE_zhi; output [8:0]zhi; reg [8:0]zhi; always @(posedge heart) begin if(shineng_AVE==0) zhi=SS_zhi; if(shineng_AVE==1) zhi=AVE_zhi; end endmodule 6、译码部分的实现代码 源代码： module yima(zhi,cod