16×16位移位相加乘法器设计本科生毕业（设计）论文.docVIP

本科学生毕业论文 论文题目： 16×16位移位相加乘法器设计 学 院： 电子工程学院 年 级： 2009级 专 业： 集成电路设计与集成系统 姓 名： 于昊 学 号： 指导教师： 曹贝 2012年 6 月 13日 摘要 随着集成电路设计技术的不断进步，乘法器的芯片设计实现的研究与应用越来越广泛，对乘法器进行ASIC芯片设计，具有设计实现过程简单、所用到的EDA工具完善而且成熟、硬件开销小、易于在VLSI电路或系统级芯片中集成。通常，数字电路设计的流程对于芯片的实现而言，需要RTL级的HDL描述，并要对各层次的设计进行功能仿真验证，在验证电路能按预期设计功能工作后，即可对RTL级的HDL描述进行综合、优化，形成门级网表。整个设计流程可称为数字电路的前端设计。本课题基于移位相加算法的研究，设计16位移位相加乘法器，并在功能仿真通过后，将所设计的Verilog RTL级代码进行综合，采用Synopsys公司Design Compiler EDA工具进行电路综合，获得16位移位相加乘法器的门级网表与电路实现。 关键词 数字电路设计；移位相加乘法器；综合； Abstract Abstract abstract abstract abstract abstract abstract abstract abs