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SR锁存器小结： 作业(四)： P216 题4.1 题4.2 功能表 说明: 说明： 若J=1、K=0，则CLK=1时主触发器置1(原来是0则置成1，原来是1则保持1)，待CLK=0以后，从触发器也随之置1，即Q*=1 若J=K=0，由于门G7G8被封锁，主从触发器保持原状态不变，即Q*=Q。 分析：主从触发器的一种特殊情况 在CLK=1期间输入信号发生过变化以后，CLK下降沿到达时从触发器的状态不一定能按此时刻输入信号的状态来确定，而必须考虑整个CLK=1期间里输入信号的变化过程才能确定触发器的次态。 边沿触发器的共同动作特点 触发器的次态仅取决于CLK信号的上升沿或下降沿到达时输入端的逻辑状态。 在这之前或之后，输入信号的变化对触发器输出的状态没有影响。 这个特点有效的提高了触发器的抗干扰能力，提高了电路的工作可靠性。 例: 图中的CMOS边沿触发器中，D和CLK的电压波形如图，求Q端的电压波形。设初态Q=0。 5.6 触发器的逻辑功能及其描述方法 按照触发器逻辑功能的不同特点，通常将时钟控制的触发器分为SR触发器、JK触发器、T触发器和D触发器等几种类型。 5.6.2 SR触发器 定义：凡在时钟信号作用下逻辑功能符合下表所规定的逻辑功能者，无论触发方式如何，均称为SR触发器。 把特性表中所规定的逻辑关系写成逻辑函数式，则得到 状态转换图 状态转换图可以形象地表示SR触发器的逻辑功能。以两个圆圈分别代表触发器的两个状态，用箭头表示状态转换的方向，同时在箭头旁注明转换条件。(三要素) 把特性表中所规定的逻辑关系写成逻辑函数式，则得到 T触发器的状态转换图 触发器的逻辑功能和电路结构形式是不同的两个概念。 逻辑功能是指触发器的次态和现态及输入信号之间在稳态下的逻辑关系。 这种逻辑关系可以用特性表、特性方程或状态转换图给出。 根据逻辑功能的不同把触发器分为： 由电路的结构形式不同，可以将触发器分为：电平触发的触发器、脉冲触发的触发器、边沿触发的触发器。 将JK、SR、T三种触发器的特性表比较一下，可以看出: 因此，目前生产的时钟控制触发器定型产品只有JK触发器和D触发器这两大类。 作业(四)：P217 题：4.7 题：4.8 题：4.10 作业(五)：P250 题：5.7 题：5.9 题：5.12 ①利用CMOS传输门的边沿触发器； *②维持阻塞边沿触发器； *③利用传输延迟时间的边沿触发器。 边沿触发器主要有： 边沿触发器即利用CLK边沿触发的触发器，也就是触发器的次态仅取决于CLK信号的上升沿 或下降沿 到达时刻输入信号的状态。 5.5 边沿触发的触发器 为了提高触发器的可靠性，增强抗干扰能力，希望触发器的次态仅仅取决于CLK信号下降沿（或上升沿）到达时刻输入信号的状态。而在此之前和之后输入状态的变化对触发器的次态没有影响。 形式上也是一种主从结构，由两个电平触发D触发器FF1和FF2组成。 ⒈ 原理框图 主触发器 从触发器 一、用两个电平触发D触发器组成的边沿触发器 2. 工作原理 ①CLK=0时，CLK1=1，因而FF1的输出Q1跟随输入D的状态变化，即Q1=D。同时，CLK2=0，FF2的输出Q2(即电路最后输出Q)保持原来状态(即前一个时刻的FF1的输出，注意此时不一定是D)不变。 0 1 0 1 0 1 ②CLK由低变高时，CLK1=0，于是Q1保持为CLK上升沿到达前瞬间输入端D的状态，此后不再跟随D的状态而改变。同时，CLK2=1，使Q2跟随Q1，即输出端被置成了与CLK上升沿到达前瞬间D端相同的状态，而与以前和以后D端的状态无关。 3. CMOS边沿触发D触发器电路结构 形式上也是一种主从结构，由CMOS非门和传输门组成基本触发器，具有与典型的主从结构触发器(主从SR触发器、主从JK触发器)完全不同的动作特点。 CLK＝1 时，传输门TG2、TG3导通。 CLK＝0 时传输门TG1、TG4导通。 4. 工作原理 ① TG1,TG4导通；TG2,TG3断开，切断主从触发器间的联系。 ②Q1=D→Q1=D为接收信号作准备，但因主触发器未形成反馈连接，不能自行保持，因此Q1跟随D端的状态变化。从触发器中TG4通，从触发器Q、Q维持原态不变，但与主触发器无联系。 CLK＝0时 C＝0、C=1 × × CLK＝↑及CLK＝1时 C＝0、C=1 ①TG2,TG3导通；TG1,TG4截止，切断外输入信号和主触发器之间的联系，使D的变化不再影响触发器的状态。 × ×