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第八章实验：时序电路的自动化设计与分析 姓名：李勇夫 学号座位号：19 指导老师：高慧芬 学生班级：八班 专业：电子科学与技术 实验8-1 设计一个12进制加法计数器 根据8.1节用74ls161来实现，实验电路图如下图所示 原理：采用反馈清零法，从0000计数到1001，用1100来进行反馈清零，即通过QA,QB,连接反相器与QCQD一同输入与门接到清零端。 试验波形： 从波形可以看出计数器从0技术到11然后在进行循环，从而实现了十二加法计数器。 实验8-2 基于一般模型的十进制计数器 根据8.2节设计十进制加法计数器，电路原理图如下图： 原理：由电路图可知当C为1001，既9时，CLK的下一个时钟信号后，计数器输出将回到0000。实现了十进制加法计数器。 在工程中，首先根据case语句编程CNT10模块，语句如下： module CNT10 (C,N); input [3:0] C ; output [3:0] N ; reg [3:0] N; always @ (C,N) case(C) 4b0000 : N=4b0001; 4b0001 : N=4b0010; 4b0010 : N=4b0011; 4b0011 : N=4b0100; 4b0100 : N=4b0101; 4b0101 : N=4b0110; 4b0110 : N=4b0111; 4b0111 : N=4b1000; 4b1000 : N=4b1001; 4b1001 : N=4b0000; default : N=4b0000; endcase endmodule 将语句编译后生成CNT10模块，在由4个D触发器构成一个DFF4模块。按照图中所示连接电路，编译成功后进行波形仿真。 波形图如下图： 从波形图上可以看出输出由0——9循环，实现十进制计数。 实验8-3 任意进制异步控制型计数器 根据8.3节进行设计 实验原理图： 实验原理：译码器CNT4BIT与4位锁存器DFF4构成一个4位二进制计数器，比较器模块COMP2决定N进制的具体数值。既由case语句编程具体进制，然后进行编译，成功后生成COMP2模块，本例题以十二进制来进行编译，其case语句如下; module COMP2 (A,R); input [3:0] A ; output R; reg R; always @ (A,R) case (A) 4b1100 : R=1b1; default : R=1b0; endcase endmodule 而CNT4BIT与上题中的CNT10语句类似，将其扩展成16位便可。编译成功后进行波形仿真： 从波形可以看出计数器从0计数到11实现了12加法计数器 实验8-4 4位同步预置型数控分频器设计 根据8.4节进行设计 电路原理如图： 与上题中相比，计数比较器被一个4输入与门AND4所代替。此门的功能是进位控制电路，即当计数值为1111时，输出一个高电平信号，它控制多路选择器MUX4的数据通道选择信号s。MUX4的case语句如下： module MUX4 (S,A0,A1,B); input S ; input [3:0] A0,A1; output [3:0] B ; reg [3:0] B; always @(S,A0,A1,B) case (S) 1b1 : B=A1 ; 1b0 : B=A0 ; default :B=4b0000; endcase endmodule 实验原理：当计数器尚未计数到1111时，S=0，此时计数器正常计数操作，即CNT4BIT的输出通过MUX4，进入DFF4的输入端；此后随着时钟的连续出现，进行正常的累加计数，当计数到1111时，S=1，外部输入的预置SD[3..0]将通过MUX4的A1输入口，进入到DFF4的输入端D[3..0].若此时CLK出现一个上升沿，则预置数据被DFF4锁存。此后如果预置数不改变，则计数器将从SD[3..0]开始累加计数，且计满后仍从此数开始累加。 波形仿真： 由图可知当预置数为1010时，计数器是一个六进制计数器，但数值是在ABCDEF间循环。