湖工数电密码锁课程设计报告2资料.doc

目录 一、设计思路与基本框图 3 1.1 数字电路简介 3 1.2 密码锁总体设计思路 3 1.2.1 设计要求 3 1.2.2设计目的 3 1.2.3设计思路 4 1.2.4设计框图 4 二、单元电路设计 5 2.1 计时显示电路 5 2.1.1 60进制秒计数 5 2.2 比较电路 6 2.3 编码单元 9 2.3.1优先编码器 9 2.4 存储单元电路 10 2.4.1 存储器 10 三、现场接线与调试 13 3.1现场连接 13 3.2 现场调试 15 四、故障分析与电路改进 17 五、总结与体会 18 附录 19 1.元件清单 19 2.参考文献 19 3.总体仿真图 20 一、设计思路与基本框图 1.1 数字电路简介 用数字信号完成对数字量进行算术运算和逻辑运算的电路称为数字电路，或数字系统。由于它具有逻辑运算和逻辑处理功能，所以又称数字逻辑电路。现代的数字电路由半导体工艺制成的若干数字集成器件构造而成。逻辑门是数字逻辑电路的基本单元。存储器是用来存储二进制数据的数字电路。从整体上看，数字电路可以分为组合逻辑电路和时序逻辑电路两大类。 1.2 密码锁总体设计思路 1.2.1 设计要求 该密码锁设定密码为三位，有0至9十个数字组成。当密码输入正确时，开锁指示灯（绿灯）亮，密码错误时，报警指示灯（红灯）亮，报警时间为35秒。第一个密码输入时开始计时，如果在60秒内没有开锁指示，则电路进入自锁状态，并发出报警指示。 1.2.2设计思路 该密码锁有两组时间显示电路，由两片74ls160组成，时间显示两片数码管显示器组成。一组密码输入电路，由十个拨码开关、上拉电阻、消抖电容组成密码输入电路。存储电路由一片存储器芯片2114存储写入的密码，一片74ls160芯片给2114输入地址码。比较电路由一片74ls85比较芯片跟74ls125三态门组成。 1.2.3 设计框图 图1.2.4 设计简图 图1.2.5 总体设计简图 二、单元电路设计 2.1 计时显示电路 2.1.1 60进制秒计数 “60进制计数器”采用两片十进制计数器160异步清零构成，控制清零端使其每次从0开始计数。图中LOAD′为同步置数控制端，MR′为异步置0控制端，ENT和ENP为计数控制端；D0-D3为并行数据输入端,Q0—Q3为输出端，RCO为进位输出端。 由于74ls160为10进制同步计数器，当计数到（1001）9时，会在RCO端产生一个1的脉冲（RCO平时为0）。作为高位片的EP和ET输入 ，当下一个CP信号来时高位片为计数工作状态，计入1，而低位片计成0（0000），它的C端回到低电平。而低位片的EP和ET恒为1，始终处于计数工作状态。 当MR′=1,LOAD′=0时，在时钟脉冲CP上升沿到来时，并行输入的数据D0—D3被置入计数器相应的触发器中，Q0Q1Q2Q3=ABCD。 当LOAD′=CLR′=ENP=ENT=1,CP端输入计数脉冲时,计数按照8421BCD码的规律进行十进制加法计数。当LOAD′=CLR′=1,且ENT和ENP中有0时，则计数器保持原来的状态不变。 在计数器执行保持功能时，如ENP=0、ENT=1时，则RCO=ENTQ3Q0=Q3Q0;如ENT=0、ENP=1时，则RCO=ENT·Q3Q0=0。下图所示为由两片74LS160级联组成的60进制同步加法计数器及其译码显示电路。 图2.1.1 60进制秒计数 当计数到60之后QB、QC段位“1”与非输出后为“0”，三态门不导通，计数在60的时候停止，然后对次数计数芯片清零，使系统进入自锁状态。 2.2 比较电路 比较电路由74LS85芯片组成，数值比较器74LS85是4位数值比较器。两个4位数的比较是从A的最高位A3和B的最高位B3进行比较，如果它们不相等，则该位的比较结果可以作为两数的比较结果。若最高位A3=B3，则再比较次高位A2和B2，余类推。显然，如果两数相等，那么，比较步骤必须进行到最低位才能得到结果。真值表中的输入变量包括A3与B3、A2与B2、A1与B1、A0与B0和A与B的比较结果。其中A和B是另外两个低位数，IAB、IAB和IA=B是它们的比较结果。设置低位数比较结果输入端是为了能与其他数值比较器连接，以便组成位数更多的数值比较器。根据1位数值比较器逻辑表达式可知，仅对4进行比较时，应对IAB、IAB=IAB=0，IA=B=1。 对于两个8位数，若高4位相同，它们的大小则由低4位的比较结果确定。因此，低4位的比较结果应作为