FPGA频率计实验重点详解.doc

数字频率计 用VHDL语言设计实现基于FPGA的数字频率计 学校： 学院： 姓名： 学号： 实验室： 实验日期： 摘要 本文介绍了一种基于FPGA的数字频率的实现方法。该设计采用硬件描述语言VHDL，在软件开发平台ISE上完成。该设计的频率计有三种闸门选择，分别是1s、0.1s、0.01s，能较准确的测量频率在10Hz到10MHz之间的信号。使用ModelSim仿真软件对各个模块的VHDL程序做了仿真，对各个模块的功能进行了测试，并完成了综合布局布线，最终下载到芯片上取得了良好测试效果。 关键词：VHDL、 频率计、 FPGA、 测量 目 录 第一章 引言 1 第二章 基于FPGA的VHDL设计流程 2 2.1 概述 2 2.2 VHDL语言和Verilog HDL介绍 2 2.2.1 VHDL的特点 3 2.3 FPGA介绍 4 第三章 数字频率计的软件开发环境 5 3.1 开发环境 5 3.2 ModelSim介绍 5 3.3 ISE介绍 5 第四章 数字频率计的设计与实现 7 4.1 任务要求 7 4.2 测量原理 7 4.3 设计方案与系统需求 7 4.4 各模块的功能及实现 9 4.4.1 分频器 9 4.4.2 闸门选择器 10 4.4.3 测频控制器 11 4.4.4 计数器 12 4.4.5 锁存器 13 4.4.6