FPGA设计思想与方法(一)分析报告.ppt

* * example else begin if(EN) begin if(WR) mem[A]=D; else Q=mem[A]; end end end endmodule * * * * 直接调用和RAM相关的硬件原语，例化RAM等存储单元 * * 使用综合约束属性 使用综合约束属性指导综合器类推RAM等存储单元 综合器自动类推的不确定性 综合时显式地指定需要综合的RAM等存储单元的结构以及在目标器件中的映射类型等 * * 方法 直接在代码中使用综合工具的约束属性关键字加约束指示原语 灵活 在综合工具的图形界面下输入约束属性 简便 * * Synplicity Synplicity综合工具与RAM相关的综合属性是：syn_ramstyle Register Block_ram No_rw_check Select_ram 方法3种： HDL 直接描述 SCOPE界面中设置约束属性 SDC综合约束文件中添加约束属性 * * * * HDL 直接描述 在Verilog代码中附加syn_ramstyle综合约束属性，指定存储单元的类型 语法格式： object /* synthesis syn_ramstyle = “string” */ ex: reg [7:0] mem[31:0] /* synthesis syn_ramstyle = “string” */; * * SDC综合约束文件中添加约束属性 在SDC文件中附加syn_ramstyle综合约束属性，指定综合存储单元的类型 SDC文件是synplicity综合工具通用的综合约束文件 语法格式： define_attribute {signal_name[bit_range]} syn_ramstyle {string} * * SCOPE界面中设置约束属性 * * RAM/ROM/CAM等存储单元的综合仿真及实现 * * 综合 * * 仿真 * * 实现 * * OFFSET_IN_AFTER OFFSET_IN_AFTER指出了输入数据在有效时钟沿之后多长时间达到芯片的输入引脚，这样也可以得到芯片内部延迟的上限，从而对输入引脚相连的组合逻辑进行约束 * * 输入到达时间的计算 * * 输入到达时间的计算 * * OFFSET_OUT_AFTER 输出偏移约束 OFFSET_IN_AFTER规定了输出数据在有效时钟沿多长时间稳定下来，那么芯片内部的输出延迟必须小于这个值。 * * OFFSET_OUT_BEFORE OFFSET_IN_AFTER指出下一级芯片的输入数据应在有效时钟沿之前多长时间准备好。 从下一级输入端的延迟可以计算出当前设计输出的数据必须在何时稳定下来，综合器根据这个数据对设计输出端的逻辑布线进行约束，以满足下一级的建立时间要求，保证下一级采样的数据稳定。 * * 输出稳定时间计算 * * * * Altera B包含了两级寄存器之间的所有logic和net延时 * * Altera周期概念 * * Clock Setup Time(tsu) 要正确采样数据，就必须使数据和使能信号在有效时钟沿到达之前准备好 时钟建立时间就是指时钟到达之前，数据和使能已经准备好的最小时间间隔。 * * * * Clock hold time(th) 时钟保持时间是只能保证有效时钟沿正确采用的数据和使能信号的最小稳定时间 * * * * Clock-to-Output Delay(tco) 指的是当时钟有效沿变化以后，将数据推到同步时序路径的输出端的最小时间间隔 * * * * FPGA常用模块 RAM/ROM/CAM等存贮单元 FPGA的存贮单元设计有自身的特点 * * ROM/RAM ROM:只读存贮器 FPGA中的ROM是通过对RAM赋予和保持初值实现的 RAM：一种根据地址读、写数据的存贮单元 * * CAM CAM：Content Addressable Memory内容地址比较器 CAM和RAM相反，返回的是与端口数据相匹配的内部地址。 * * 设计方法概括 根据所选器件的结构特点，最有效的使用FPGA内部资源，以合理的面积使用率，获得高的工作频率以及稳定可靠的工作性能。 * * 物理资源 Block RAM LUT Register * * Block RAM FPGA内嵌的存储单元 可配置成为单口/双口RAM、ROM、CAM、FIFO 10Mbit FF：实现比较小、速度高的存储结构 LUT：实现相对大，时序余量宽松的存储单元 * * 不同资源综合为RAM的注意事项 首选