第9章 VHDL设计优化讲解.pptVIP

第9章 VHDL设计优化 VHDL设计优化 在EDA的硬件系统设计中，对于相同的功能要求，所实现的不同的电路构建往往会有很大差异的性能指标，这主要表现在资源利用率、系统速度、可靠性等方面。 9.1 资源优化 9.1.1 资源共享 在设计数字系统时经常会碰到这样的问题：同样结构的模块需要反复被调用，但该结构模块需要占用较多的资源，这类模块往往是基于组合电路的算术模块，比如乘法器、宽位加法器等。 系统的组合逻辑资源大部分被它们占用，由于它们的存在，不得不使用规模更大、成本更高的器件。 两个4X4乘法器优化为一个共享乘法器示例： 9.1 资源优化 9.1.1 资源共享 未经优化的2个4X4乘法器： 9.1 资源优化 9.1.1 资源共享 优化后由2个4X4乘法器变为共享1个乘法器：优化后在逻辑结果上没有任何改变，然而却节省了一个代价高昂的乘法器，使得整个设计占用的“面积”几乎减少了一半。 方法：引入信号 9.1 资源优化 9.1.1 资源共享 并不是在任何情况下都能实现资源优化，下图中输入与门之类的模块使用资源共享，通常是无意义的，有时甚至会增加资源的使用（多路选择器的面积显然要大于与门）。 9.1 资源优化 9.1.2 逻辑优化 使用优化后的逻辑进行设计，可以明显减少资源占用。 在实际设计中常常会遇到两个数相乘，而其中一个为常数的例子（未优化）： 9.1 资源优化 9.1.2 逻辑优化 优化后的程序：（注意：Quartus II能自动调整做逻辑优化，故此优化在Quartus II上编译无法体现LC的差异。） 方法：注意设计编码风格 9.1 资源优化 9.1.3 串行化 串行化是指把原来耗用资源巨大、单时钟周期内完成的并行执行的逻辑块分割开来，提取出相同的逻辑模块（一般为组合逻辑块），在时间上复用该逻辑模块，用多个时钟周期完成相同的功能，其代价是工作速度被大大降低。 未经优化的乘法累加器： 优缺点：速度快，一个时钟周期即可完成运算，但耗用LC多。 9.1 资源优化 9.1.3 串行化 优缺点：速度慢，需多个（5）时钟周期才可完成运算，电路更复杂（可比较RTL仿真图），但耗用LC少。 9.2 速 度 优 化 9.2.1 流水线设计（类似并行化） 对大多数设计来说，速度优化比资源优化更重要，需要优先考虑。速度优化涉及FPGA的结构特性、HDL综合器性能、系统电路结构特性、PCB制版、VHDL编码风格等情况。 流水线（Pipelining）技术在速度优化中是最常用的技术之一。 事实上在设计中加入流水线，并不会减少原设计中的总延时，有时甚至还会增加插入的寄存器的延时及信号同步的时间差，但却可以提高总体的运行速度，这并不存在矛盾。 9.2 速 度 优 化 9.2.1 流水线设计 流水线工作原理及8位加法器采用二级流水线处理（将8位加法分成两个4位加法操作，用锁存器隔离）示例： 9.2 速 度 优 化 9.2.1 流水线设计 9.2 速 度 优 化 9.2.1 流水线设计 9.2 速 度 优 化 9.2.1 流水线设计 两种设计时序比较（A9+78=21 cout=1）： 9.2 速 度 优 化 9.2.2 寄存器配平（2列排队，1列多，1列少） 如图9-10所示，如果其中的两个组合逻辑块的延时差别过大，则可将组合逻辑1的部分逻辑转移到组合逻辑2中，已减少组合逻辑1的延时： 9.2 速 度 优 化 9.2.3 关键路径法 关键路径是指设计中从输入到输出经过的延时最长的逻辑路径。 一般认为，从输入到输出的延时取决于信号所经过的延时最大（或最长）路径，而与其他延时小的路径无关。 在优化设计过程中关键路径法可以反复使用，直到不可能减少关键路径延时为止。 9.2 速 度 优 化 9.2.4 乒乓操作法 乒乓操作法是FPGA开发中的一种数据缓冲优化设计技术，可以看成是另一种形式的流水线技术： ①第1段缓冲周期 ②-1:第2段缓冲周期 ②-2:第2段缓冲周期 ③-1:第3段缓冲周期 ③-2:第3段缓冲周期（如此循环往复） 9.2 速 度 优 化 9.2.5 加法树法 加法树速度优化技术部分类似流水线法： * *