时序逻辑电路摘要.pptVIP

简化步骤： ①从给定电路写出存储电路中每个触发器的驱动方程 （输入的逻辑式），得到整个电路的驱动方程 ②将驱动方程代入触发器的特性方程，得到状态方程 ③从给定电路写出输出变量的逻辑表达式:输出方程 ②同步二进制减法计数器 原理：根据二进制减法运算规则可知：在多位二进制数末位减1时，先判断，若第i位以下皆为0时，则第i位应翻转。 由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为： ③同步加减计数器(可逆计数器) a.单时钟方式： 加/减脉冲用同一输入端,由加/减控制线的高低电平决定加/减 器件实例：74LS191（集成十六进制同步可逆计数器) 原理： 在4位二进制异步加法计数器上修改而成， 要跳过 1010 ~ 1111这六个状态 异步二－五－十进制计数器74LS290电路原理图 计数器应用实例一 计数器+译码器→顺序节拍脉冲发生器 作业： P346 题 6.6、 6.14、6.16、 6.21、6.31 当MN时，需用多片N进制计数器组合实现 串行进位方式、并行进位方式、 整体置零方式、整体置数方式 若M可分解为M=N1×N2(N1、N2均小于N），可采用连接方式有： 若M为大于N的素数，不可分解，则其连接方式只有： 整体置零方式、整体置数方式 串行进位方式：以低位片的进位信号作为高位片的时钟输入信号。C ? CLK 并行进位方式：以低位片的进位信号作为高位片的工作状态控制信号。 C ? EP/ ET 整体置零方式：首先将两片N进制计数器按C ? EP/ ET方式接成一个大于M进制的计数器，然后在计数器到M状态时使 RD=0，将两片计数器同时置零。 整体置数方式：首先将两片N进制计数器按C ? EP/ ET方式接成一个大于M进制的计数器，然后在某一状态下使LD=0，将两片计数器同时置数成适当的状态，获得M进制计数器。 例6.3.3 用两片同步十进制计数器接成百进制计数器. ①并行进位方式 p303 ②串行进位方式 例6.3.4 用两片74LS160接成二十九进制计数器. ①整体置零 方式 RD端控制 ②整体置数 方式 LD端控制 并行进位方式 题6.18、6.19、6.20、6.23 输出的序列计数器应用实例二 计数器+数据选择器→序列脉冲发生器 四、移位寄存器型计数器 环形计数器 结构特点: D0=Q3 CLK 状态转换图: 构成四进制计数器,不能自启动. 能自启动的环形计数器: 扭环形计数器 结构特点: 十六进制同步计数器 74161功能表 74161具有异步清零和同步置数功能. 计数 1 1 1 1 保持（C=0） 0 X 1 1 X 保持（包括C） 1 0 1 1 X 预置数（同步） X X 0 1 置 0（异步） X X X 0 X 工作状态 预置数 工作状态选择 74163功能表 (同步) 74163具有同步清零和同步置数功能. 题6.12 借位 波形图 加/减 计数器 加/减选择 计数结果 加/减 计数器 计数结果 两种方案: ‘加’脉冲 ‘减’脉冲 单时钟方式 双时钟方式 减计数 1 1 0 加计数 0 1 0 预置数(异步) X 0 X X 保持 X 1 1 X 工作状态 加/减 选择 74LS191具有异步置数功能. 使能端 串行时钟输出 进/借位 b.双时钟加/减计数器74LS193 74LS193具有异步清零和异步置数功能. 2、同步十进制计数器 同步十进制加法计数器: 在同步二进制加法计数器基础上修改而来。当计到1001时，则下一个CLK到来时电路状态回到0000。 书p289 计数 1 1 1 1 保持（C=0） 0 X 1 1 X 保持（包括C） 1 0 1 1 X 预置数（同步） X X 0 1 置 0（异步） X X X 0 X 工作状态 器件实例：同步十进制计数器 74 160 同步十进制加法计数器74LS160与同步十六进制加法计数器74LS161逻辑图和功能表均相同,所不同的是74LS160是十进制而74LS161是十六进制。 题6.11、6.13 同步十进制可逆计数器 也有单时钟和双时钟两种结构形式。 单时钟：74LS190（与74LS191逻辑图和功能表均相同） 双时钟：74LS192（与74LS193逻辑图和功能表均相同） 二、异步计数器 1、异步二进制计数器 3位异步二进制加法计数器 触发器为下降沿触发，Q0接CLK1, Q1接CLK2。 若上升沿触