第五中规模时序逻辑电路及其应用.ppt

三、集成寄存器举例：74LS175 四、锁存器 控制方式：电平控制； 举例：74116（见P113~P114) 1. 移位寄存器的逻辑功能： 既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动 （3）电路 3. 可逆计数器  74LS290为异步二－五－十进制加法计数器。其标准逻辑符号及内部逻辑图分别如下图 (a)、(b)所示。它由四个下降沿触发的JK触发器和两个与非门组成。由图可见，它是两个独立的计数器。 触发器F0构成一位二进制计数器，对CP0计数；触发器F1、F2和F3组成异步五进制计数器，对CP1计数。若将Q0输出端接至CP1端，计数脉冲由CP0输入，则构成8421BCD码十进制计数器，连接电路如图12.6(a)所示；若将Q3输出端接至CP0端，计数脉冲由CP1输入，则构成5421BCD码十进制计数器，连接电路如图12.6(b)所示。状态转移表见表1。 74LS290的功能表见表2，它具有如下功能： （1）直接清零。当R0A和R0B为高电平、S9A和S9B至少有一个为低电平时，各触发器Rd端均为低电平，触发器输出均为零，实现清零功能。由于清零功能与时钟无关，故这种清零称为异步清零。 （2）直接置9（输出为1001）。当S9A和S9B为高电平，R0A和R0B至少有一个为低电平时，触发器F0和F3的Sd端及触发器F1和F2的Rd端为低电平，触发器输出为1001，实现直接置9功能。 （3）计数。当R0A、　R0B及S9A、S9B输入均为低电平时，门R和门S输出均为高电平，各JK触发器恢复正常功能（实现计数功能）。使用时，务必按功能表的要求，使R0和S9各输入端满足给定的条件，在输入时钟脉冲的下降沿计数。 （4）功能扩展。用少量逻辑门，通过对74LS290外部不同方式的连接，可以组成任意进制计数器。 1、计数容量小于集成芯片容量时，采用复位法和置位法。 时序图 5.4 MSI组件综合设计实例 5.4.1 顺序脉冲发生器 5.4.2 智力竞赛抢答器 5.4.3 彩灯控制器 5.4.4 多功能数字钟 原理：利用LD端重复置入某个数值，跳过多余状态，实现任意进制计数。 ①置0法：类似清0法,利用端子不同（LD）,完成任务相同。 (a)异步置0：LD=全部Q为1端与非（计到N时）。 (b)同步置0：LD=全部Q为1端与非（计到N-1时）。 （2）置数法： 同步置数，当满足置数条件时，需等下一个CP脉冲来到后才能置数,多占一个CP脉冲，故需N－1。 用74LS161来构成一个十二进制计数器。 例 D0～D3必须都接0 SN-1＝S11＝1011 最大数即十进制的1001，十六进制的1111，下一个状态自然归0，显然，比置0时多一个稳定状态（最大数状态），故异步置数:计到(N-1)时置最大数; 同步置数:计到(N-2)时置最大数。 ②利用LD端值最大数 设置控制端C，如设C＝1时：加计数；(D:CPi= Qi-1 ) C＝0时：减计数。(D:CPi= Qi-1 ) 加选通门即可实现。 电路： 1.电路结构 二、集成异步计数器74LS290 (a)逻辑符号 (b)内部逻辑图 2. 工作原理 图12.6 74LS290组成的十进制计数器 (a)8421BCD码十进制计数；(b)5421BCD码十进制计数 表1 状态转移表 表2 功能表 1. 加法计数器 （1）计数状态表 一、同步二进制计数器： ⑴有统一的CP，状态更新与CP同步。共用信号源， CP负载较重。 ⑵速度快，主要用于构成任意进制计数器、地址 计数器、脉冲发生器等。 5.3.2 同步计数器 （2）分析： ①清零 同步计数器CP0 = CP1 = CP2 = CP入 ② F0 —计翻, T触发器,T0=1 ③ F1 —计翻, T触发器,T1=Q0 ④ F2 —计翻, T触发器,T2=Q1Q0 T触发器,T=0：保持；T=1：翻转 0 0 0 多用JK 触发器。 （3）逻辑图： T1=1，T2=Q0， T3=Q1Q0 ，用JK实现：J＝K＝T 逻辑图 4位二进制加计数器 C＝1111，进位输出。 加控制端和选通门进行选择。 2. 减法计数器 同理可得： 0 逻辑图 3. 可逆计数器： 1、十进制计数器的分析方法 方法：①由逻辑图写输出方程、触发器的驱动方程 (即J,K; D; R,S的表达式