(EDA)基于VHDL秒表设计说明书.docVIP

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  • 2016-05-16 发布于浙江
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数字电子技术课程设计 秒表 院系:计算机学院 班级:计112—3班 姓名: 学号: 指导教师:王玲玲 内容 总体设计要求 具有启动停止功能; 计时器能显示0.01s的时间; 计时器最长计时时间为24h; 具有复位功能?在任何情况下?按复位键?秒表无条件清零 各功能模块设计说明及源程序 100进制计数器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt_99 is port(clk,en,cir:in std_logic; q0,q1:buffer std_logic_vector(3 downto 0); co:buffer std_logic); end cnt_99; architecture rtl of cnt_99 is signal s1:std_logic_vector(3 downto 0); signal s2:std_logic_vector(3 downto 0); begin process(clk) begin if(clkevent and clk=1)then if(cir=0)then s1=0000;s2=0000;co=1; elsif(en=1)the

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