毕业论文（设计）基于verilog数字钟设计报告说明书.docVIP

课程设计目标 熟悉并掌握verilog 硬件描述语言 熟悉quartus 软件开发环境 学会设计大中规模的数字电路，并领会其中的设计思想 二、课程设计实现的功能 设计一个数码管实时显示时、分、秒的数字时钟（24小时显示模式）； 可以调节小时，分钟。 能够进行24小时和12小时的显示切换。 可以设置任意时刻闹钟，并且有开关闹钟功能。 有整点报时功能，几点钟LED灯闪亮几下。 有复位按键，复位后时间从零开始计时，但闹钟设置时间不变。 设计原理： 1、总原理框图： 是 是 各个子模块设计： （1）、分频模块 ： 分频模块的作用主要是要获得各种频率的时钟信号。输入信号为50MHZ的信号，要想获得1HZ的信号作为秒脉冲计时，则要对50MHZ信号分频。通过计数的方式，当计数从0开始到24 999999时，1HZ信号取反一次，计数又从0开始，如此循环，就可以得到1HZ脉冲信号。对于其他信号也是如此，只是计数值不一样，得到的分频信号不同。 部分代码如下： always@(posedge _50MHZ or negedge nCR)begin if(~nCR) begin Q1=32d0; end