存储器、加法器以及乘法器实验_new要点.docVIP

北京科技大学 计算机与通信工程学院 实 验 报 告 实验名称: 存储器、加法器以及乘法器 学生姓名： 专 业: 班 级： 学 号： 指导教师： 实验成绩： 实验地点： 实验时间： 年 月 日 一、实验目的与实验要求 1、实验目的 （1）实验一：静态随机存储器实验 ①掌握静态随机存储器的基本结构。 ②掌握静态随机存储器 RAM工作特性及数据的读写方法。 （2）实验二：超前进位加法器设计实验 ①掌握超前进位加法器的原理及其设计方法。 ②熟悉 FPGA 应用设计及 QuartusII 软件的使用。 ③理解使用超前进位逻辑设计ALU的方法。 （3）实验三：阵列乘法器设计实验 ①掌握乘法器的原理及其设计方法。 ②熟悉QuartusII 软件的使用及FPGA应用设计1)了解静态随机存储器的工作原理，利用实验箱进行验证性实验，并完成实验箱的写入、读取数据。 (2) 利用QuartusII 软件完成超前进位加法器设计，原理图设计或者程序编程实现其进位加法功能，并且下载到实验箱里完成验证。 (3)用文字描述或者画图方式给出 存储器（MEM）最终是要挂接到 CPU 上，所以还需要一个读写控制逻辑，使得 CPU能控制 MEM 的读写，实验中的读写控制逻辑如图所示，图中读信号 RD 和写信号 WR都是高电平有效。由于 T2 的参与，可以保证 MEM 的写脉宽与 T2 一致，T2 由时序单元的TS2 给出。IOM 主要用来选择是对 I/O 设备还是对 MEM 进行读写操作。当 IOM=1 时读写 I/O设备，当 IOM=0 是读写 MEM。当 RD=1 时为读，当 WR=1 时为写。 存储器实验原理图： （2）主要步骤 关闭实验系统电源，在断电状态下按图所示连接实验电路，并检查无误。时序单元的状态开关置为“单步”档，MEM 单元的编程开关置为“运行”档。 将 CON 单元的 IOR 开关置为 1（使 IN 单元无输出），打开电源开关，如果听到有“嘀”报警声，说明有总线竞争现象，应立即关闭电源，重新检查接线，直到错误排除。 将写地址操作步骤为： (1)令 WR=0，RD=0，IOM=0，IOR=0，在 IN 单元置一个地址值（关掉存储器的读写，数据开关输出地址）； (2)保持上述不变，令 LDAR=1（打开地址寄存器门控信号），然后按动 TS 产生 T2 脉冲，即将地址打入到 AR 中。 写数据操作步骤为： (1)令 WR=0，RD=0，IOM=0，IOR=0，LDAR=0，在 IN 单元置一个数据值（关掉存储器 的读写和地址寄存器门控信号； (2)然后置 WR=1，使存储器处于写状态，按动 TS 产生 T2 脉冲，即将数据打入到存储器中。 写地址步骤与前面一样。 读数据的具体步骤如下： (1)令 IOR=1，WR=0，RD=0，IOM=0，LDAR=0，关闭 IN 单元的输出； (2)然后置 RD=1，使存储器处于读状态，此时数据总线上的数即为从存储器当前地址中 读出的数据内容。 进行上面的手动操作，每按动一次 TS 按钮，数据通路图会有数据的流动，反映当前存储器所做的操作。（以读入和读出信号03H为例） 2、实验2 （1）实验原理 加法器是执行二进制加法运算的逻辑部件，也是 CPU运算器的基本逻辑部件（减法可以通过补码相加来实现）。把8位加法器分成两个4位加法器，先求出低4位加法器的各个进位，特别是向高4位加法器的进位 C4。然后，高4位加法器把 C4 作为初0始进位，使用低4位加法器相同的方法来完成计算。每一个4位加法器在计算时，又分成了两个2位的加法器。如此递归，如图所示。 （2）实验步骤 在QuartusⅡ8.0的环境下用原理图方法实现8位超前进位加法器的功能。并进行编译、功能和功能仿真以验证电路的功能。 参照 FPGA 芯片的引脚定义，在 Quartus II 8.0软件中对 8 位超前进位加法器的输入输出引脚绑定，并重新编译生成包含引脚绑定信息的编程文件。 关闭实验系统电源，连接 FPGA 外围实验电路，并检查无误。其中，加数和被加数以及来自低位的进位使