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Chapter 12 Verilog設計實際介紹 邏輯層次的設計實際介紹 資料流層次的設計實際介紹 行為層次的設計實際介紹 Continuous Assignment assign Data [7:0] = Data1 [7:0] Data2 [7:0]; assign f= a|b; wire F= A|B; wire F; assign F=A|B; assign #20 F=A|B; wire #20 F=A|B; 以四對一多工器之設計為實例 HDL Editor Design Wizard Design Wizard ~ Language Design Wizard ~ Name Design Wizard ~ Ports Verilog Code Add Verilog Code Check Synthesis and Synthesize Create Marco and Update Marco Place MUX4V Simulation Settings Simulation Results Chapter 12 Verilog設計實際介紹 邏輯層次的設計實際介紹 資料流層次的設計實際介紹 行為層次的設計實際介紹 行為層次的基本描述 initial always initial initial begin #10 f=2’b01; #20