4位全加器设计.docVIP

可编程逻辑器件设计大作业 题 目 四位全加器设计 学 院 自动化与电气工程学院 班 级 姓 名 学 号 2104年 12月 30 日 目录 摘要 1 1.设计目的 2 2.设计要求 2 3.设计原理 2 3.1.四位全加器 2 3.2.四位全加器的原理图 4 4.设计方案 4 4.1.仿真软件 4 4.2.全加器原理 5 4.2.1一位全加器的设计与原理 5 4.2.2四位全加器的原理及程序设计 5 5.程序设计 7 6.仿真及结果 8 总结与体会 10 参考文献 11 VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式、描述风格以及语法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。 本次设计是用VHDL语言设计四位全加器，并用Quartus II仿真。 关键词：VHDL 四位全加器 Quartus II 四位全加器设计 设计目的 复习加法器的原理，掌握加法器的设计实现方法，设计实现数字系统设计中常用的4位全加器，在此基础上进一步熟悉MAX+PLUSⅡ或Quartus II软件的使用方法，熟练掌握EDA的图形编程方法、开发流程、以及组合逻辑电路的设计、分析、综合、仿真方法。 设计要求 1）复习EDA的相关技术与方法； Quartus软件的使用：Ci），以得到输出为和（S）和进位（C0）。 其中CIN表示输入进位位，COUT表示输出进位位，输入A和B分别表示加数和被加数。输出SUM＝A＋B＋CINSUM大于255时，COUT置‘1’。 其管脚图如下： 图3-1 四位全加器管脚图 全加器是能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号的加法电路。其真值表如表1所示： 表1 全加器真值表 输入 输出 a b cin s cout 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 0 1 1 0 1 1 0 1 0 1 1 1 1 1 1 根据真值表可得出下列表达式： 根据以上表达式，可以用数据流方式设计出1位全加器。要设计的是4位全加器，这里采用串行进位来设计。先设计4个1位的全加器，然后将低位的进位输出与高位的进位输入相连，将要进行加法运算的两个4位数的每一位分别作为每一个1位全加器的输入，进行加法运算，所有的1位全加器的输出组成一个4位数，即输入的两个4位数之和，最高位的全加器产生的进位输出即两个4位数求和的进位输出。 3.2.四位全加器的原理图 4位全加器的原理图如图3-2所示： 图3-2 四位全加器原理图 根据图3-2所示，可以采用结构化描述方式设计4位全加器。 设计方案 4.1.仿真软件 Quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDLAHDL（Altera Hardware Description Language）PLD设计流程。 Quartus II 除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。 ENTITY adder1 IS --1位全加器设计 PORT(a,b,cin:IN STD_LOGIC; s,cout:OUT STD_LOGIC); END adder1; ARCHITECTURE dataflow OF adder1 IS --用数据流方式设计1位全加器 SIGNAL tmp:STD_LOGIC; --用tmp表示a⊕b BEGIN tmp=a XOR b AFTER 10 ns; s=tmp XOR cin AFTER 10 ns; cout=(a AND b)OR(tmp AND cin) AFTER 20 ns; END dataflow; 4.2.2四位全加器的原理及程序设计 要设计的是4位全加器是采用串