数字跑表的设计与仿真.docVIP

EDA设计与应用课程设计: 数字跑表的设计与仿真 学院：机械与电子工程学院 专业：电子科学与技术 班级：1221402 学号：201220140223 姓名：杨卡 2014年11月 一、实验目的: 1) 进一步学习更复杂的EDA项目设计，更熟练地掌握VHDL语言设计。 2) 学习动态数码管的VHDL编程。 3) 更加熟练计时显示、进位和校时的编程方法。 二、实验要求： 1)设计一个具有、‘分’、‘秒’、‘1/100秒’的十进制数字显示的数字跑表。 2)要有外部开关，控制计数器的直接清零、启动和暂停/连续计时功能。 三、实验内容： 1)数字跑表功能：计时精度10ms，计时范围为59分59.99秒。设置两种模式，模式一：对单个人计数，能实现暂停、显示及清零功能，并在数码管上实时显示；模式2：实现对多个人的同时计时，在数码管上实时显示，并能在液晶显示屏上回显出6个时间，可控制显示。 2)数字跑表分模块设计：数字跑表设置如下的子模块。分频模块；模式1控制模块；模式2控制模块；计时模块；数码管译码模块；液晶译码模块；液晶显示模块。百分秒、秒和分等信号即采用BCD译码计数方式，根据上述设计要求，用Verilog对数字跑表的描述如下。仍然采用引脚属性定义语句进行引脚的锁定。 四、设计程序（此处只写出与课本中不同的部分） 为了便于显示，百分秒、秒和分钟信号皆采用BCD码计数方式，并直接输出到6个数码管显示出来。根据上述设计要求，用Verilog HDL语言对数字跑表描述如下。 /*信号定义： CLK: 时钟信号； CLR: 异步复位信号； PAUSE: 暂停信号； MSH,MSL: 百分秒的高位和低位； SH,SL： 秒的高位和低位； MH,ML: 分钟的高位和低位。 */ module paobiao(CLK,CLR,PAUSE,MSH,MSL,SH,SL,MH,ML); input CLK,CLR,PAUSE; output[3:0] MSH,MSL,SH,SL,MH,ML; reg[3:0] MSH,MSL,SH,SL,MH,ML; reg cn1,cn2; //cn1为百分秒向秒进位，cn2为秒向分进位 //****************百分秒计数进程，每计满100，cn1产生一个进位******* always @(posedge CLK or posedge CLR) begin if(CLR) begin {MSH,MSL}=8h00; cn1=0;end //异步复位 else if(!PAUSE) //PAUSE为0时正常计数，为1时暂停计数 begin if (MSL==9) begin MSL=0; if (MSH==9) begin MSH=0;cn1=1;end else MSH=MSH+1;end else begin MSL=MSL+1;cn1=0;end end end //******************秒计数进程，每计满60，cn2产生一个进位********* always @(posedge cn1 or posedge CLR) begin if(CLR) begin {SH,SL}=8h00;cn2=0; end //异步复位 else if(SL==9) begin SL=0; if (SH==5) begin SH=0;cn2=1; end else SH=SH+1;end else begin SL=SL+1;cn2=0;end end //******************分钟计数进程，每计满60，系统自动清零********* always @(posedge cn2 or posedge CLR) begin if(CLR) begin {MH,ML}=8h00;end //异步复位 else if (ML==9) begin ML=0;